专利名称：放大器电路和半导体存储器件的制作方法
技术领域：
本发明的示例性实施例涉及一种用于放大输入数据的放大器电路。
背景技术：
用于放大输入数据的放大器电路用在包括通信领域、半导体领域等的各种领域中。举例而言，诸如DRAM的半导体存储器件利用位线感测放大器来放大存储器单元数据。具体地，如果字线被激活，则与字线连接的多个存储器单元的数据被传送给位线，位线感测放大器感测并放大位线对中所包括的两个位线之间的电压差。图1是说明根据现有技术的位线感测放大器10、感测放大器控制单元20和单元阵列30的电路图。图1所示的位线感测放大器10感测并放大主位线BL与从位线BLB之间的电压差。图1所示的位线感测放大器10可以包括两个PMOS晶体管Pl和P2和两个NMOS晶体管NI和N2。具体地，如果主位线BL的电压电平相对高于从位线BLB的电压电平，则PMOS晶体管Pl和NMOS晶体管N2导通，而PMOS晶体管P2和NMOS晶体管NI关断。因此，主位线BL的电压电平通过上拉电源端子RTO而被放大为核心电压VCORE的电平，并且从位线BLB的电压电平通过下拉电源端子SB而被放大为接地电压VSS的电平。相反，如果从位线BLB的电压电平相对高于主位线BL的电压电平，则从位线BLB的电压电平通过上拉电源端子RTO而被放大为核心电压VCORE的电平，并且主位线BL的电压电平通过下拉电源端子SB而被放大为接地电压VSS的电平。图1所示的感测放大器控制单元20包括上拉控制单元21和下拉控制单元22。上拉控制单元21响应于上拉放大激活信号SAP而将核心电压VCORE供应给感测放大器10的上拉电源端子RT0。下拉控制单元22响应于下拉放大激活信号SAN而将接地电压VSS供应给感测放大器10的下拉电源端子SB。这里，上拉放大激活信号SAP和下拉放大激活信号SAN在预充电操作中被去激活为低逻辑电平，在激活操作中被激活为高逻辑电平。将参考图1描述位线感测放大器10和感测放大器控制单元20的整体操作。与位线感测放大器10连接的位线对BL和BLB通常被预充电至相同的电位。如果字线WLl使能，则与字线WLl连接的单元晶体管31导通，并且电容器32的数据经由单元晶体管31的沟道而流入主位线BL (电荷共享)。在此情况下,从位线BLB保持预充电电压电平，仅主位线BL的电位经由电荷共享而改变。另外，在激活操作中，上拉放大激活信号SAP和下拉放大激活信号SAN从低逻辑电平激活为高逻辑电平。上拉控制单元21响应于被激活的上拉放大激活信号SAP而被激活，使得核心电压VCORE供应给上拉电源端子RT0。下拉控制单元22响应于被激活的下拉放大激活信号SAN而被激活，使得接地电压VSS供应给下拉电源端子SB。位线感测放大器10利用调整为核心电压VCORE的电平的上拉电源端子RTO以及调整为接地电压VSS的电平的下拉电源端子SB来放大主位线BL与从位线BLB之间的电压差。理想地，如果在位线对BL与BLB之间存在电位差，则位线感测放大器10应该准确地感测并放大电位差。然而，实际上，位线感测放大器10可能不能感测并放大电位差。位线对BL与BLB之间的电位差在下文中被称为“dV”，而可以实际感测到的电位差被称为位线感测放大器10的偏移(BLSA偏移)电压。如果不能保证具有等于或大于偏移电压的电压的电位差，则位线感测放大器10可能不能确保准确的感测操作。位线感测放大器10的失配可能是导致偏移电压的因素之一。在位线感测放大器10中用于执行感测操作的PMOS晶体管对Pl和P2以及NMOS晶体管对NI和N2应该被完全相同地制造以具有相同的工作特性。然而，实际上，PMOS晶体管对和NMOS晶体管对的结构布局不是准确地对称设计的。即使将布局对称地设计，PMOS晶体管对和NMOS晶体管对的图案也不是完全相同地形成的。另外，PMOS晶体管对与NMOS晶体管对之间的接触不是完全相同地限定的。出于这些原因，位线感测放大器10的失配可能始终存在。图2是说明构成图1所示的位线感测放大器10的NMOS晶体管对NI和N2或PMOS晶体管对Pl和P2的阈值电压失配的程度的曲线图。如图2所示，随着NMOS晶体管NI和N2的阈值电压VT变得越来越高，NMOS晶体管对NI和N2的阈值电压失配的程度变得越来越大。类似地，随着PMOS晶体管Pl和P2的阈值电压VT变得越来越高，PMOS晶体管对Pl和P2的阈值电压失配的程度变得越来越大。 如果NMOS晶体管对NI和N2的阈值电压大或PMOS晶体管对Pl和P2的阈值电压大，则位线感测放大器10可能不能确保准确的感测操作。
发明内容
本发明的实施例针对一种根据放大单元的操作时段来接收具有不同电平的背偏置电压(back-bias voltage)的放大器电路。根据本发明的一个实施例，一种放大器电路包括:放大单元，所述放大单元被配置为放大输入数据；以及背偏置电压提供单元，所述背偏置电压提供单元被配置为在放大单元的初始操作时段和初始操作时段之后的时段中将具有不同电平的背偏置电压提供到放大单元。根据本发明的另一个实施例，一种半导体存储器件包括:位线，所述位线被配置为与存储器单元连接；感测放大器，所述感测放大器被配置为放大传送给位线的数据；感测放大器控制单元，所述感测放大器控制单元被配置为响应于放大激活信号而将上拉电压和下拉电压供应给感测放大器；以及背偏置电压提供单元，所述背偏置电压提供单元被配置为在放大激活信号的初始激活时段和初始激活时段之后的时段中将具有不同电平的背偏置电压提供到感测放大器。
图1是说明根据现有技术的位线感测放大器、感测放大器控制单元和单元阵列单元的电路图。图2是说明构成图1所示的感测放大器的晶体管对的阈值电压失配的程度的曲线图。图3是说明根据本发明的一个实施例的半导体存储器件的电路图。图4是说明图3所示的半导体存储器件的时序图。图5是说明根据本发明的另一个实施例的半导体存储器件的电路图。图6是说明根据本发明的又另一个实施例的半导体存储器件的电路图。图7是说明根据本发明的又另一个实施例的半导体存储器件的电路图。图8是说明根据本发明的又另一个实施例的半导体存储器件的电路图。图9是说明根据本发明的又另一个实施例的半导体存储器件的电路图。
具体实施例方式下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并且将会向本领域技术人员完全传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。图3是说明根据本发明的一个实施例的半导体存储器件的电路图。半导体存储器件可以包括主/从位线BL和BLB、感测放大器100、感测放大器控制单元400、第一背偏置电压提供单元200和第二背偏置电压提供单元300。主/从位线BL和BLB连接至存储器单元(未示出)。从存储器单元(未示出)读取的数据被传送给主/从位线BL和BLB。感测放大器100感测主/从位线BL与BLB之间的电压差，并将感测到的电压差放大。感测放大器100可以包括多个PMOS晶体管P3和P4以及多个NMOS晶体管N3和N4。感测放大器100的配置和原理与图1所示的现有技术的位线感测放大器10的配置和原理相似，因此，为了简便起见将省略详细的描述。感测放大器控制单元400响应于放大激活信号SAP和SAN而将上拉电压和下拉电压供应给感测放大器100。具体地，感测放大器控制单元400可以包括上拉控制单元401和下拉控制单元402。上拉控制单元401响应于上拉放大激活信号SAP而将上拉电压供应给感测放大器100。在图3中，出于说明性的目的描述上拉电压为核心电压VCORE并且上拉控制单元401被配置成NMOS晶体管的情况作为一个实例。这里，上拉放大激活信号SAP在预充电操作中被去激活为低逻辑电平，在激活操作中被激活为高逻辑电平。另外，上拉控制单元401可以被设计成PMOS晶体管而代替NMOS晶体管。在此情况下，上拉放大激活信号SAP可以被设计成在预充电操作中被去激活为高逻辑电平，在激活操作中被激活为低逻辑电平。下拉控制单元402响应于下拉放大激活信号SAN而将下拉电压供应给感测放大器100。在图3中，出于说明性的目的描述下拉电压为接地电压VSS并且下拉控制单元402被配置成NMOS晶体管的情况作为一个实例。这里，下拉放大激活信号SAN在预充电操作中被去激活为低逻辑电平，在激活操作中被激活为高逻辑电平。第一背偏置电压提供单元200将第一背偏置电压VPP提供到构成感测放大器100的PMOS晶体管对P3和P4的体(bulk)。具体地，第一背偏置电压提供单元200在上拉放大激活信号SAP的激活时段期间(即，在感测放大器100的感测操作时段期间)将第一背偏置电压VPP提供到感测放大器100的PMOS晶体管对P3和P4的体。这里，第一背偏置电压VPP为高电压，并且优选地为电平比电源电压VDD的电平更高的电压。在图3中，出于说明性的目的描述将第一背偏置电压提供单元200配置成用于接收背偏置电压VPP的第一背偏置电压供应端子SL_P的情况作为一个实例。第一背偏置电压供应端子SL_P接收第一背偏置电压VPP，并且将接收到的第一背偏置电压VPP提供到感测放大器100的PMOS晶体管对P3和P4的体。第二背偏置电压提供单元300根据感测放大器100的感测时段(例如，初始感测时段和初始感测时段之后的时段)而将具有不同电平的背偏置电压提供到构成感测放大器100的NMOS晶体管对N3和N4的体。具体地，第二背偏置电压提供单元300根据初始感测时段和初始感测时段之后的时段、例如下拉放大激活信号SAN的初始激活时段(下文称为“Tl”)和初始激活时段之后的时段(下文称为“T2”)而选择性地将具有不同电平的背偏置电压提供到NMOS晶体管对N3和N4的体。即，第二背偏置电压提供单元300选择性地在时段Tl中将具有第三电平的背偏置电压提供到NMOS晶体管对N3和N4的体，以及在时段T2中将具有第四电平的背偏置电压提供到NMOS晶体管对N3和N4的体。这里，具有第四电平的背偏置电压VBB可以被设计成电平等于或低于接地电压VSS的电平的电压，而具有第三电平的背偏置电压可以被设计成电平比具有第四电平的背偏置电压VBB的电平更高的电压。在图3中，出于说明性的目的描述一个背偏置电压VBB被放大成更高的电平并且被提供到感测放大器100的NMOS晶体管对N3和N4的体的情况作为一个实例。即，第二背偏置电压提供单元300将背偏置电压VBB提供到感测放大器100的NMOS晶体管对N3和N4的体。于是，第二背偏置电压提供单元300在时段Tl中将背偏置电压VBB放大作为更高的电平，并且将被放大作为更高的电平的背偏置电压VBB提供到NMOS晶体管对N3和N4的体。具体地，第二背偏置电压提供单元300可以包括电容器CN以及被供应背偏置电压VBB的第二背偏置供应端子SL_N。第二背偏置电压供应端子SL_N接收背偏置电压VBB,并且将接收到的背偏置电压VBB提供到NMOS晶体管对N3和N4。电容器CN的一端连接至第二背偏置电压供应端子SL_N，电容器CN的另一端接收N脉冲信号PCP_N。这里，N脉冲信号PCP_N是在时段Tl中被激活为高逻辑电平并且在时段T2中被去激活为低逻辑电平的信号。N脉冲信号PCP_N在N脉冲发生单元301中产生。在图3中，描述N脉冲发生单元301利用下拉放大激活信号SAN来产生N脉冲信号PCP_N的情况作为一个实例。如果在时段Tl中被激活为高逻辑电平的N脉冲信号PCP_N输入至电容器CN的一端，则电容器CN的两端之间的电压可以必然保持恒定，因此，第二背偏置电压供应端子SL_N处的电压电平在时段Tl中与N脉冲信号PCP_N的电压电平的变化相对应地升高。因此，第二背偏置电压提供单元300在时段T2中将背偏置电压VBB提供到感测放大器100的NMOS晶体管对N3和N4的体。于是，第二背偏置电压提供单元300在时段Tl中将背偏置电压VBB放大作为更高的电平并且将被放大作为更高的电平的背偏置电压VBB提供到NMOS晶体管对N3和N4的体。另外，在图3中为了便于说明而描述了第二背偏置电压提供单元300在时段Tl中将背偏置电压VBB放大作为更高的电平并且将被放大作为更高的电平的背偏置电压VBB提供到NMOS晶体管对N3和N4的体的情况。然而，第二背偏置电压提供单元300可以被设计成在相应的时段Tl和T2中将两个具有不同电平的背偏置电压提供到感测放大器100。图4是说明图3所示的半导体存储器件的时序图。将参考图4描述图3所示的半导体存储器件的整体操作。在激活操作中，上拉放大激活信号SAP和下拉放大激活信号SAN被激活为高逻辑电平。上拉控制单元401响应于被激活为高逻辑电平的上拉放大激活信号SAP而将核心电压VCORE传送给上拉电源端子RT0。下拉控制单元402响应于被激活为高逻辑电平的下拉放大激活信号SAN而将接地电压VSS传送给下拉电源端子SB。在此情况下，N脉冲发生单元301在时段Tl期间利用下拉放大激活信号SAN来产生被激活为高逻辑电平的N脉冲信号PCP_N。如果背偏置电压VBB供应给第二背偏置电压供应端子SL_N并且N脉冲信号PCP_N输入至与第二背偏置电压供应端子SL_N连接的电容器CN，则第二背偏置电压供应端子SL_N处的电压电平在时段Tl中被放大作为高逻辑电平。即，被放大作为高逻辑电平的背偏置电压VBB在时段Tl期间被提供到感测放大器100的NMOS晶体管对N3和N4的体。因 此，NMOS晶体管N3和N4中的每个在时段Tl中的阈值电压比当具有低逻辑电平的背偏置电压VBB被提供到NMOS晶体管对N3和N4的体时的阈值电压更低。因此，NMOS晶体管N3和N4中的每个在感测放大器100的初始感测时段(即，时段Tl)的阈值电压的电平比在时段T2的电平更低，并且NMOS晶体管对N3和N4的阈值电压失配的程度减小，如表I所示。表I[NM0S晶体管对N3和N4在时段Tl和T2中的阈值电压变化]
权利要求
1.一种放大器电路，包括: 放大单元，所述放大单元被配置为放大输入数据；以及 背偏置电压提供单元，所述背偏置电压提供单元被配置为在所述放大单元的初始操作时段和所述初始操作时段之后的时段中将具有不同电平的背偏置电压提供到所述放大单J Li ο
2.如权利要求1所述的放大器电路，其中: 所述放大单元包括至少一个PMOS晶体管和至少一个NMOS晶体管； 所述背偏置电压提供单元在所述放大单元的所述初始操作时段中将具有第一电平的背偏置电压提供到所述放大单元的PMOS晶体管，并且在所述初始操作时段之后的时段中将具有第二电平的背偏置电压提供到所述放大单元的PMOS晶体管；以及 所述背偏置电压提供单元在所述放大单元的所述初始操作时段中将具有第三电平的背偏置电压提供到所述放大单元的NMOS晶体管，并且在所述初始操作时段之后的时段中将具有第四电平的背偏置电压提供到所述放大单元的NMOS晶体管。
3.如权利要求2所述的放大器电路，其中，所述具有第一电平的背偏置电压比所述具有第二电平的背偏置电压更低，所述具有第三电平的背偏置电压比所述具有第四电平的背偏置电压更闻。
4.一种放大器电路，包括: 放大单元，所述放大单元被配置为包括至少一个PMOS晶体管和至少一个NMOS晶体管，并且放大输入数据；以及` 背偏置电压提供单元，所述背偏置电压提供单元被配置为在所述放大单元的初始操作时段和所述初始操作时段之后的时段中选择性地将具有不同电平的背偏置电压提供到所述放大单元的NMOS晶体管。
5.如权利要求4所述的放大器电路，其中，所述背偏置电压提供单元被配置为在所述放大单元的所述初始操作时段和所述初始操作时段之后的时段中选择性地将具有不同电平的背偏置电压提供到所述放大单元的PMOS晶体管。
6.一种半导体存储器件，包括: 位线，所述位线被配置为与存储器单元连接； 感测放大器，所述感测放大器被配置为放大传送给所述位线的数据； 感测放大器控制单元，所述感测放大器控制单元被配置为响应于放大激活信号而将上拉电压和下拉电压供应给所述感测放大器；以及 背偏置电压提供单元，所述背偏置电压提供单元被配置为在所述放大激活信号的初始激活时段和所述初始激活时段之后的时段中将具有不同电平的背偏置电压提供到所述感测放大器。
7.如权利要求6所述的半导体存储器件，其中:所述感测放大器包括至少一个PMOS晶体管和至少一个NMOS晶体管；以及所述背偏置电压提供单元在所述放大激活信号的激活时段期间将具有第一电平的背偏置电压提供到所述感测放大器的PMOS晶体管，在所述放大激活信号的所述初始激活时段期间将具有第二电平的背偏置电压提供到所述感测放大器的NMOS晶体管，以及在所述初始激活时段之后的时段期间将具有第三电平的背偏置电压提供到所述感测放大器的NMOS晶体管。
8.如权利要求7所述的半导体存储器件，其中，所述具有第二电平的背偏置电压比所述具有第三电平的背偏置电压更高。
9.如权利要求7所述的半导体存储器件，其中，所述背偏置电压提供单元包括: 第一背偏置电压供应端子，所述具有第一电平的背偏置电压供应到所述第一背偏置电压供应端子； 第二背偏置电压供应端子，所述具有第二电平的背偏置电压供应到所述第二背偏置电压供应端子；以及 电容器，所述电容器具有与所述第二背偏置电压供应端子连接的一端，以及接收在所述放大激活信号的所述初始激活时段中被激活为高逻辑电平的脉冲信号的另一端。
10.如权利要求6所述的半导体存储器件，其中: 所述感测放大器包括至少一个PMOS晶体管和至少一个NMOS晶体管；以及 所述背偏置电压提供单元在所述放大激活信号的所述初始激活时段期间将具有第一电平的背偏置电压提供到所述感测放大器的PMOS晶体管，在所述初始激活时段之后的时段期间将具有第二电平的背偏置电压提供到所述感测放大器的PMOS晶体管，以及在所述放大激活信号的激活时段期间将具有第三电平的背偏置电压提供到所述感测放大器的NMOS晶体管。
11.如权利要求10所述的半导体存储器件，其中，所述具有第一电平的背偏置电压比所述具有第二电平的背偏置电压更低。
12.如权利要求10所述的半导体存储器件，其中，所述背偏置电压提供单元包括: 第一背偏置电压供应端子，所述具有第一电平的背偏置电压供应到所述第一背偏置电压供应端子； 第二背偏置电压供应端子，所述具有第三电平的背偏置电压供应到所述第二背偏置电压供应端子；以及 电容器，所述电容器具有与所述第一背偏置电压供应端子连接的一端，以及接收在所述放大激活信号的所述初始激活时段中被激活为低逻辑电平的脉冲信号的另一端。
13.如权利要求6所述的半导体存储器件，其中: 所述感测放大器包括至少一个PMOS晶体管和至少一个NMOS晶体管；以及 所述背偏置电压提供单元在所述放大激活信号的所述初始激活时段期间将具有第一电平的背偏置电压提供到所述感测放大器的PMOS晶体管，在所述初始激活时段之后的时段期间将具有第二电平的背偏置电压提供到所述感测放大器的PMOS晶体管，在所述放大激活信号的所述初始激活时段期间将具有第三电平的背偏置电压提供到所述感测放大器的NMOS晶体管，以及在所述初始激活时段之后的时段期间将具有第四电平的背偏置电压提供到所述感测放大器的NMOS晶体管。
14.如权利要求13所述的半导体存储器件，其中，所述具有第一电平的背偏置电压比所述具有第二电平的背偏置电压更低，所述具有第三电平的背偏置电压比所述具有第四电平的背偏置电压更高。
15.如权利要求6所述的半导体存储器件，其中，所述背偏置电压提供单元包括: 第一背偏置电压供应端子，具有第一电平的背偏置电压供应到所述第一背偏置电压供应端子； 第二背偏置电压供应端子，具有第三电平的背偏置电压供应到所述第二背偏置电压供应端子； 第一电容器，所述第一电容器具有与所述第一背偏置电压供应端子连接的一端，以及接收在所述放大激活信号的所述初始激活时段中被激活为低逻辑电平的第一脉冲信号的另一端；以及 第二电容器，所述第二电容器具有与所述第二背偏置电压供应端子连接的一端，以及接收在所述放大激活信 号的所述初始激活时段中被激活为高逻辑电平的第二脉冲信号的另一端。
全文摘要
本发明提供一种放大器电路和半导体存储器件。放大器电路包括放大单元和背偏置电压提供单元。放大单元放大输入数据。背偏置电压提供单元在放大单元的初始操作时段和初始操作时段之后的时段中选择性地将具有不同电平的背偏置电压提供到放大单元。
文档编号G11C7/12GK103106914SQ20121045226
公开日2013年5月15日 申请日期2012年11月13日 优先权日2011年11月15日
发明者元炯植 申请人:爱思开海力士有限公司