相变存储器、其底部接触结构及其各自制作方法

相变存储器、其底部接触结构及其各自制作方法
【专利摘要】一种相变存储器及其制作方法、其底部接触结构及其制作方法，其中，底部接触结构制作方法采用各向异性干法刻蚀去除条状光刻胶掩膜覆盖区域外的有机平坦化层、介电层及导电层，保留了条状光刻胶掩膜覆盖区域中位于沟槽侧壁的导电层，该位于沟槽侧壁的导电层形成了相变存储器的底部接触结构。本发明提供的技术方案，采用各向异性干法刻蚀自上而下去除部分区域位于沟槽侧壁的导电层，因而可以避免各向同性刻蚀造成的底部接触结构顶部的关键尺寸小于底部的关键尺寸的问题，也可以改善相变存储器的性能。
【专利说明】相变存储器、其底部接触结构及其各自制作方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种相变存储器底部接触结构、其制作方法、及包含该底部接触结构的相变存储器及其制作方法。
【背景技术】
[0002]相变存储器作为一种新兴的非易失性存储技术，在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面较快闪存储器FLASH都具有较大的优越性，成为目前不挥发存储技术研究的焦点。相变存储技术的不断进步使之成为未来不挥发存储技术市场的主流产品。
[0003]在相变存储器(PCRAM)中，可以通过对记录了数据的相变层进行热处理，而改变存储器的值。构成相变层的相变材料会由于所施加电流的加热效果而进入结晶状态或非晶状态。当相变层处于结晶状态时，PCRAM的电阻较低，此时存储器赋值为“O”。当相变层处于非晶状态时，PCRAM的电阻较高，此时存储器赋值为“I”。因此，PCRAM是利用当相变层处于结晶状态或非晶状态时的电阻差异来写入/读取数据的非易失性存储器。
[0004]更多关于相变存储器的结构及形成方法请参考专利号为“US2009/0236583A1”的美国专利。
[0005]图1所示为现有制作方法制作的相变存储器的结构示意图(为清楚显示底部电极11，图1中给出了透视效果)，包括底部电极11及相变层12。其中，相变层12的晶态转变过程需要加热，该加热一般是使用底部电极11对相变层12进行加热。底部电极11对相变层12的加热效果好坏将直接影响相变存储器的读写速率。现有技术中，由于采用各向同性刻蚀沟槽侧壁导电层以形成相变存储器的底部电极11，如图1所示，该各向同性刻蚀会出现顶部的刻蚀量多于底部，这会造成沟槽开口处侧壁导电层的关键尺寸小于目标关键尺寸问题，不利于该底部电极11与相变层12的电连接。上述问题随着大规模集成电路的发展会越来越严重，这是因为:由于相变存储器的尺寸越来越小，该顶部电极11在形成过程中，其侦_导电层顶部甚至会出现完全被刻蚀的现象。此外，为了获得良好的加热效果，相变存储器目前采用较长的底部电极11以提供好的加热效果，该长的底部电极11在形成过程中，其侧壁导电层顶部也有可能出现完全被刻蚀的现象。上述问题筮待解决。
[0006]基于此，本发明提供一种新的相变存储器底部接触结构、其制作方法，以改善上述问题。

【发明内容】

[0007]本发明解决的问题是提出一种新的相变存储器底部接触结构、其制作方法，以改善现有的相变存储器的底部接触结构出现沟槽开口处的关键尺寸小于目标关键尺寸问题。
[0008]为解决上述问题，本发明提供一种相变存储器底部接触结构的制作方法，包括:
[0009]提供半导体衬底，所述半导体衬底上至少形成有包埋在第一介电层中的导电插塞；[0010]在所述导电插塞及第一介电层上至少形成第二介电层；
[0011]利用光刻、刻蚀在所述第二介电层内形成暴露部分所述导电插塞的沟槽；
[0012]在所述第二介电层上及所述沟槽内淀积导电层；
[0013]在所述导电层上淀积第三介电层；
[0014]在所述第三介电层上形成有机平坦化层，所述有机平坦化层充满所述沟槽；
[0015]利用光刻工艺在有机平坦化层上定义出垂直沟槽的条状光刻胶，所述条状光刻胶对应非图案化区域，至少覆盖所述导电插塞；
[0016]各向异性干法刻蚀去除该条状光刻胶之外区域的有机平坦化层、第二介电层、第三介电层及导电层，保留非图案化区域附着在沟槽侧壁的导电层；
[0017]在所述沟槽内填充第四介电层，并CMP去除沟槽外的第四介电层及导电层。
[0018]可选地，所述条状光刻胶设置于沟槽外，沿垂直沟槽方向不连续。
[0019]可选地，所述条状光刻胶沿垂直沟槽方向连续；各向异性干法刻蚀去除该条状光刻胶之外区域的有机平坦化层、第二介电层、第三介电层及导电层，保留非图案化区域附着在沟槽侧壁的导电层包括:
[0020]各向异性干法刻蚀去除该条状光刻胶之外区域的有机平坦化层、第二介电层、第三介电层及导电层；
[0021]利用光刻、刻蚀工艺去除非图案化区域的沟槽底部的第三介电层及导电层，并保留非图案化区域附着在沟槽侧壁的导电层。
[0022]可选地，所述条状光刻胶沿垂直沟槽方向连续；各向异性干法刻蚀去除该条状光刻胶之外区域的有机平坦化层、第二介电层、第三介电层及导电层，保留非图案化区域附着在沟槽侧壁的导电层包括:
[0023]各向异性干法刻蚀去除该条状光刻胶之外区域的有机平坦化层、第二介电层、第三介电层及导电层；
[0024]利用灰化工艺去除有机平坦化层，接着进行回蚀，以去除非图案化区域的沟槽底部的第三介电层及导电层，并保留非图案化区域附着在沟槽侧壁的导电层。
[0025]可选地，各向异性干法刻蚀去除该条状光刻胶之外区域的有机平坦化层、第二介电层、第三介电层及导电层步骤包括:
[0026]利用各向异性干法刻蚀工艺去除图案化区域沟槽外的有机平坦化层，保留图案化区域沟槽内的部分高度的有机平坦化层；
[0027]利用各向异性干法刻蚀工艺去除图案化区域的所述部分高度的有机平坦化层、第二介电层、第三介电层及导电层。
[0028]可选地，所述第一介电层、第二介电层、第三介电层与第四介电层的材质均相同。
[0029]可选地，利用光刻工艺定义出条状光刻胶前，所述第三介电层上还形成有第五介电层。
[0030]可选地，所述第五介电层的材质为低温氧化物，或Si掺杂的抗反射层。
[0031]可选地，利用光刻工艺定义出条状光刻胶前，所述第三介电层上自下而上还形成有第五介电层、底部抗反射层。
[0032]可选地，各向异性干法刻蚀去除该条状光刻胶之外区域的有机平坦化层、第二介电层、第三介电层及导电层步骤后，还进行利用各向异性干法刻蚀工艺去除图案化区域沟槽内剩余的导电层。
[0033]可选地，各向异性干法刻蚀去除该条状光刻胶之外区域的有机平坦化层、第二介电层、第三介电层及导电层采用的主刻蚀气体为:CF4、CHF3> C4F6, CH2F2, CH3F, C4F8中的至少一种，辅刻蚀气体为O2或n2。
[0034]可选地，利用各向异性干法刻蚀工艺去除图案化区域沟槽内剩余的导电层采用的刻蚀气体为:CH4，NF3, O2与Cl2的混合气体。
[0035]可选地，所述导电层的材质为TiN。
[0036]本发明还提供一种相变存储器底部接触结构，根据上述任一项所述的制作方法形成。
[0037]此外，除了制作相变存储器的底部接触结构，本发明还提供了一种相变存储器的制造方法，在制作完底部接触结构后，还进行淀积相变材料层，在所述相变材料层上形成顶部接触结构的步骤。
[0038]相应地，本发明也提供了根据上述相变存储器制作方法形成的相变存储器。
[0039]与现有技术相比，本发明具有以下优点:1)不同于现有技术采用各向同性刻蚀沟槽侧壁导电层以形成相变存储器的底部电极的方案，本发明采用各向异性刻蚀，自上而下朝单一方向去除图案化区域位于沟槽侧壁的导电层，使得保留的非图案化区域侧壁导电层，即相变存储器的底部接触结构的顶部与底部关键尺寸一致，且两者均与目标关键尺寸—致。
[0040]2)可选方案中，该各向异性刻蚀过程中的掩膜，即条状光刻胶沿垂直沟槽方向连续，通过额外光刻、刻蚀工艺或灰化、回蚀工艺去除非图案化区域沟槽底部的导电层，本方案为形成相变存储器的底部电极提供了两种具体的方案。
[0041]3)可选方案中，该各向异性刻蚀过程中的掩膜，即条状光刻胶只形成在非图案化区域的沟槽外，换言之，该条状光刻胶沿垂直沟槽方向不连续，在去除图案化区域的导电层时，该非图案化区域位于同一沟槽内两相对侧壁的导电层被断开，相对于2)可选方案，节省了额外的光刻、刻蚀工艺流程。
【专利附图】

【附图说明】
[0042]图1是现有技术的相变存储器结构示意图；
[0043]图2至图18是是本发明实施例一提供的相变存储器底部接触结构的制作方法的结构示意图；
[0044]图19是本发明实施例二提供的另一种相变存储器底部接触结构制作方法的结构示意图。
【具体实施方式】
[0045]现有技术的制作方法形成的相变存储器底部接触结构会出现沟槽开口处的关键尺寸小于目标刻蚀区域的关键尺寸(CD pull back)，这会导致位于沟槽侧壁的顶部电极出现尺寸过小甚至完全被去除，不利于电连接。针对上述问题，本发明提出下述方法形成相变存储器底部接触结构:首先在半导体衬底上形成沟槽，将直接形成在有源区上的导电插塞或形成在金属层上的导电插塞的部分区域暴露出来；接着，在该沟槽内依次形成一层薄的导电层及保护该导电层的第三介电层，该导电层与第三介电层未填满沟槽；之后，在该第三介电层上形成有机平坦化层，该有机平坦化层的流动性较好，可以填满沟槽；之后利用光刻工艺在有机平坦化层上定义出垂直沟槽的条状光刻胶，所述条状光刻胶至少覆盖所述导电插塞，该条状光刻胶对应非图案化区域，其它区域为图案化区域；接着，利用各向异性干法刻蚀去除该条状光刻胶之外区域的有机平坦化层、第二介电层、第三介电层及导电层，保留非图案化区域附着在沟槽侧壁的导电层(用于形成相变存储器底部接触结构)；之后在沟槽内填充第四介电层，并CMP去除沟槽外的第四介电层及导电层。
[0046]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。由于本发明重在解释原理，因此，未按比例制图。
[0047]如前所述，在有机平坦化层上定义的条状光刻胶具有两种形状，分别对应不同的区域:1)沿垂直沟槽方向连续的条状结构，2)只设置在沟槽外，即沿垂直沟槽方向不连续的条状结构。以下分两种情况具体说明。
[0048]实施例一
[0049]图2-图18所示为本实施例提供的相变存储器底部接触结构的制作方法的结构示意图。以下结合图2-图18对本发明的技术方案进行具体介绍。
[0050]首先，执行步骤S11，如图2所示的俯视图，提供半导体衬底21，该半导体衬底21上形成有P型或N型有源区(图中未显示)，在该P型或N型有源区或栅极上形成有包埋在第一介电层22中的导电插塞23。为后续步骤示意方便，沿图2中A-A直线的剖面结构如图3所示。
[0051]其它实施例中，该P型或N型有源区或栅极上形成有金属接触(例如金属钛，后经高温退火形成钛的金属硅化物)，该导电插塞23形成在该金属接触上；该导电插塞上还可以形成有多层金属互连结构，后续形成相变存储器底部接触结构也可以形成在该金属互连结构中的导电插塞上。
[0052]该导电插塞23的形状为现有工艺中导电插塞的形状,一般为圆柱形。
[0053]该第一介电层22材质为二氧化硅，也可以选择现有的其它介电层材质。
[0054]接着，执行步骤S12，如图4所示，在第一介电层22、导电插塞23上形成第二介电层24。
[0055]本实施例中，第二介电层24材质与第一介电层21的材质相同，都为二氧化硅，形成方法可以为化学气相沉积法，其它实施例中，该层24的材质也可以选择现有工艺中的其它介电层材质。
[0056]然后，执行步骤S13，利用光刻、刻蚀在所述第二介电层24内形成暴露部分所述导电插塞23的沟槽25。换言之，本步骤形成的沟槽25的侧壁落在导电插塞23上。
[0057]本步骤形成沟槽25的工艺为现有工艺，在此不再赘述。执行完毕后，形成的结构如图5所示，为全方位展示本发明的技术方案，图6给出了本步骤执行完后，形成的立体结构示意图，可以看出，图5是图6沿垂直X方向的一个截面结构示意图。
[0058]执行步骤S14，在所述第二介电层24上、沟槽25内依次淀积导电层26与第三介电层27。
[0059]本步骤的在沟槽25内淀积是指在沟槽底壁及侧壁均淀积该导电层26与第三介电层27，形成的结构截面如图7所示。该导电层26后续用于形成相变存储器的底部接触结构(电极)，其材料可以为金属或氮化钛，该淀积导电层26的步骤可以通过PVD，例如通过惰性气体轰击对应材料的靶材生成，也可以采现有工艺中的CVD方法形成。淀积第三介电层27的步骤可以通过通入TEOS反应生成二氧化硅。
[0060]为减小底部接触电极的面积以改善加热效果，因而，该淀积的导电层26厚度较薄，其范围小于10nm。
[0061 ] 之后，执行步骤S15，在第三介电层27上形成有机平坦化层28，该有机平坦化层28充满沟槽25。
[0062]有机平坦化层28可以为底部抗反射层(BARC)，参照图8所示，结合图7，可以看出，本步骤利用了有机物的流动性较好，可以完全填充沟槽25。
[0063]接着，执行步骤S16，在所述有机平坦化层28上依次形成低温氧化物层29 (即第五介电层)、底部抗反射层30。该底部抗反射层30可以减小对有机平坦化层28进行光刻时的来自光刻胶下面反射层的光反射。低温氧化物层29，其材质为现有的介电层材质，不同的是:生成温度一般较低，例如在150-200摄氏度，可以降低杂质离子相互扩散。
[0064]除了低温氧化物层29，在其它实施例中，该第五介电层也可以为Si掺杂的抗反射层(S1-ARC)，此时，底部抗反射层30可以省略。
[0065]本步骤形成的结构如图8所示。
[0066]执行步骤S17，参照图9所示，利用光刻工艺在有机平坦化层28上定义出连续的条状光刻胶31，该条状光刻胶31垂直沟槽25，且至少覆盖导电插塞23，该条状光刻胶31对应非图案化区域(non-patterned area),其它区域为图案化区域(patterned area)。
[0067]换言之，非图案化区域为覆盖有条状光刻胶31的区域，未覆盖有条状光刻胶31的区域为图案化区域。另外，此处的条状光刻胶31覆盖所述导电插塞23是指:条状光刻胶31覆盖导电插塞23所在的区域或称覆盖导电插塞23上的位于沟槽25侧壁的导电层26的区域。
[0068]本步骤的光刻工艺包括曝光、显影。具体地，在该底部抗反射层30上旋涂光刻胶，选择性曝光后形成覆盖需保留导电层26区域的图案化光刻胶。显影后图案化光刻胶31的区域如图9所示，图案化光刻胶31形成的目的是在以此以及其下的有机平坦化层28、第三介电层27为掩膜进行刻蚀过程中最终保留导电插塞23上的部分导电层26，即落在导电插塞23上的沟槽25侧壁的导电层26。但是，沟槽25侧壁的导电层厚度小于10nm，由于45nm的工艺限制，通过光刻刻蚀一步达到保留导电插塞23的导电层26无法实现如此小尺寸的工艺控制，本实施例在曝光过程中，采用不只保留位于所述导电插塞23上的沟槽25侧壁的导电层26上的光刻胶，同时保留该沟槽25外，且以该保留的侧壁的导电层26的宽度(X轴尺寸)沿垂直沟槽25方向(参照图9中的Y方向)延伸的条状区域的导电层26上光刻胶。可以看出，这里的沿垂直沟槽25方向是指垂直该沟槽25条形结构所延伸的方向与该沟槽25深度方向两者所形成的面。
[0069]执行步骤S18，如图12所示，各向异性干法刻蚀去除该条状光刻胶31之外区域的有机平坦化层28、第二介电层24、第三介电层27及导电层26。
[0070]本步骤可以通过刻蚀气体选择，如图12中垂直X方向对应图案化区域的截面图图13所示，一步刻蚀至条状光刻胶31之外区域的有机平坦化层28、第二介电层24、第三介电层27及导电层26完全被去除。在上述步骤中，参照图12中垂直X方向对应非图案化区域的截面图图14所示，非图案化区域(被条状光刻胶胶31覆盖的区域)的条状光刻胶31、其下的底部抗反射层30、低温氧化物层29被消耗完，再其下的有机平坦化层28被暴露或已被消耗部分高度。
[0071]一个实施例中，本步骤干法刻蚀所采用的主刻蚀气体为:CF4、CHF3> C4F6, CH2F2,CH3FX4F8中的至少一种，辅刻蚀气体为O2或N2。一个实施例中采用的工艺参数例如为=CH2F2的流量范围:0-300sccm，02的流量范围:0-30sccm，Ar的流量范围:0-500sccm，处理时间范围:30-50s，处理压强范围:3-300mt，源功率范围:200_2000W，偏压功率范围:50_500W。
[0072]本步骤也可以通过两步刻蚀形成图12所示结构,具体地,第一步,如图10所示,利用各向异性干法刻蚀工艺去除图案化区域沟槽25外的有机平坦化层28，保留图案化区域沟槽25内的部分高度的有机平坦化层28。
[0073]在一个实施例中，本步骤干法刻蚀所采用的主刻蚀气体为:CF4、CHF3> C4F6, CH2F2,CH3F, C4F8中的至少一种，辅刻蚀气体为HBr、CO2, CO、02、N2或Ar中的至少一种。一个实施例中采用的工艺参数例如为=HBr的流量范围:10-500sCCm，CH2F2的流量范围:0-30sCCm，Ar的流量范围:10-500sccm，处理时间范围:10_20s，处理压强范围:3_300mt，源功率范围:200-2000W，偏压功率范围:50-500W。
[0074]本方案中，在去除完图案化区域沟槽25外的有机平坦化层28时，图案化区域沟槽25内的有机平坦化层28未消耗完，仍具有部分高度。一般地，该沟槽25内剩余的有机平坦化层28高度不高于沟槽25外的第二介电层24的高度，本实施例以刻蚀至保留的有机平坦化层28与沟槽外25的所述第二介电层24齐平为例进行示意。此后，去除残余光刻胶及底部抗反射层30，形成的结构具体参见图10的立体结构图，为方便理解，此处提供了对图10中沿垂直X轴的图案化区域的剖面结构示意图图11。
[0075]第二步，如图12及图12中垂直X方向对应图案化区域的截面图图13所示，利用各向异性干法刻蚀工艺去除图案化区域的所述部分高度的有机平坦化层28、第二介电层24、第三介电层27及导电层26。
[0076]一个实施例中，本步骤干法刻蚀所采用的主刻蚀气体为:CF4、CHF3> C4F6, CH2F2,CH3FX4F8中的至少一种，辅刻蚀气体为O2或N2。一个实施例中采用的工艺参数例如为=CH2F2的流量范围:0-300sccm，02的流量范围:0-30sccm，Ar的流量范围:0-500sccm，处理时间范围:10-20s，处理压强范围:3-300mt，源功率范围:200_2000W，偏压功率范围:50_500W。
[0077]如前所述，本步骤在执行过程中，如图12中垂直X方向对应非图案化区域的截面图图14所示，非图案化区域(被条状光刻胶胶31覆盖的区域)的条状光刻胶31、其下的底部抗反射层30、低温氧化物层29被消耗完，再其下的有机平坦化层28被暴露或已被消耗部分高度。
[0078]步骤S18执行完毕后，若图案化区域中的沟槽25内还残留导电层26，则采用O2与NF3, CH4, CF4, Cl2的混合气体对其进行去除。
[0079]执行步骤S19，参照图15所示，利用光刻、刻蚀工艺去除非图案化区域的沟槽25底部的第三介电层27及导电层26，并保留非图案化区域附着在沟槽25侧壁的导电层26。
[0080]本步骤可以首先通过旋涂光刻胶充满图案化区域以形成平坦化表面，接着进行光刻过程，也可以先采用介电物质填充该图案化区域，接着在该介电物质及有机平坦化层28形成的平坦化表面旋涂光刻胶后进行光刻过程。[0081]对于沟槽25内附着于侧壁多余的有机平坦化层28、第三介电层27，可以采用灰化工艺去除。对于步骤S18中沟槽25外的有机平坦化层28未消耗完的情况，该多余的有机平坦化层28在本步骤的灰化工艺中也被去除。
[0082]本步骤执行完后，形成的结构如图16所示。
[0083]其它实施例中，该步骤S19也可以通过首先灰化有机平坦化层28，接着以导电层26外覆盖的第三介电层27为掩膜进行回蚀(etch back),上述回蚀为无掩膜板刻蚀,最终形成侧墙状(spacer)的第三介电层27，如图17所示，同时将非图案化区域沟槽25底部的导电层26去除，断开附着在同一沟槽25两相对侧壁的导电层26。
[0084]最后，执行步骤S20，如图18所示，在所述沟槽25内填充第四介电层33，并CMP去除沟槽25外的第四介电层33及导电层26。
[0085]为清楚底部接触结构的上部、下部尺寸，图18对第四介电层33显示了透视效果。
[0086]本步骤中，第四介电层33的材质可以为二氧化硅。
[0087]至此，相变存储器底部接触结构，或称底部接触电极已制作完成。
[0088]除了制作相变存储器的底部接触结构，本实施例还提供了一种相变存储器的制造方法，即在制作完底部接触结构后，还进行淀积相变材料层，例如锗-锑-碲材料(GexSbyTez或GST)，在所述相变材料层上形成顶部接触结构(电极)的步骤。相变存储器顶部接触电极可以选择现有工艺的结构。
[0089]相应地，上述完成了相变存储器的制作。
[0090]实施例二
[0091]本实施例二提供的相变存储器底部接触结构及其制作方法、相变存储器及其制作方法大致与实施例一相同，区别在于:如图19所示，步骤S17中，在有机平坦化层28上定义出的条状光刻胶为不连续的条状光刻胶31’，该条状光刻胶31’至少覆盖导电插塞23，其中的覆盖是指覆盖导电插塞23所在的区域或称覆盖导电插塞23上的位于沟槽25侧壁的导电层26的区域。
[0092]可以理解的是，对于该不连续的条状光刻胶31’，在以其为掩膜进行步骤S18的各向异性干法刻蚀时，不仅去除了图案化区域有机平坦化层28、第二介电层24、第三介电层27及导电层26，同时保留了非图案化区域附着在沟槽侧壁的导电层。换言之，省略了实施例一中为将同一沟槽25需保留的两侧壁之间实现断开，需额外进行将该沟槽25底部的第三介电层27及导电层26去除的步骤，节省了工艺流程。
[0093]综上，与现有技术相比，本发明具有以下优点:
[0094]现有技术的制作方法形成的相变存储器底部接触结构会出现沟槽开口处的关键尺寸小于目标刻蚀区域的关键尺寸(CD pull back)，这会导致位于沟槽侧壁的顶部电极出现尺寸过小甚至完全被去除，不利于电连接。针对上述问题，本发明提出的技术方案为采用各向异性刻蚀以形成相变存储器底部接触结构，自上而下去除图案化区域的沟槽25侧壁的导电层26，以实现沟槽25开口处导电层侧壁的关键尺寸大致与沟槽25底部导电层侧壁的关键尺寸相等，且两者与目标关键尺寸一致，以实现关键尺寸易于控制的目的。其中，各向异性干法刻蚀采用的掩膜可以为覆盖导电插塞23，沿垂直沟槽25方向延伸的连续条状光刻胶31,也可以为覆盖导电插塞23但位于沟槽25外,沿垂直沟槽25方向延伸的不连续的条状光刻胶31’。[0095]本发明中，各实施例采用递进式写法，重点描述与前述实施例的不同之处，各实施例中的相同结构及制作方法参照前述实施例的相同部分。
[0096]本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
【权利要求】
1.一种相变存储器底部接触结构的制作方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底上至少形成有包埋在第一介电层中的导电插塞； 在所述导电插塞及第一介电层上至少形成第二介电层； 利用光刻、刻蚀在所述第二介电层内形成暴露部分所述导电插塞的沟槽； 在所述第二介电层上及所述沟槽内淀积导电层； 在所述导电层上淀积第三介电层； 在所述第三介电层上形成有机平坦化层，所述有机平坦化层充满所述沟槽； 利用光刻工艺在有机平坦化层上定义出垂直沟槽的条状光刻胶，所述条状光刻胶对应非图案化区域，至少覆盖所述导电插塞； 各向异性干法刻蚀去除该条状光刻胶之外区域的有机平坦化层、第二介电层、第三介电层及导电层，保留非图案化区域附着在沟槽侧壁的导电层； 在所述沟槽内填充第四介电层，并CMP去除沟槽外的第四介电层及导电层。
2.根据权利要求1所述的制作方法，其特征在于，所述条状光刻胶设置于沟槽外，沿垂直沟槽方向不连续。
3.根据权利要求1所述的制作方法，其特征在于，所述条状光刻胶沿垂直沟槽方向连续；各向异性干法刻蚀去除该条状光刻胶之外区域的有机平坦化层、第二介电层、第三介电层及导电层，保留非图案化区域附着在沟槽侧壁的导电层包括: 各向异性干法刻蚀去除该条状光刻胶之外区域的有机平坦化层、第二介电层、第三介电层及导电层； 利用光刻、刻蚀工艺去除非图案化区域的沟槽底部的第三介电层及导电层，并保留非图案化区域附着在沟槽侧壁的导电层。
4.根据权利要求1所述的制作方法，其特征在于，所述条状光刻胶沿垂直沟槽方向连续；各向异性干法刻蚀去除该条状光刻胶之外区域的有机平坦化层、第二介电层、第三介电层及导电层，保留非图案化区域附着在沟槽侧壁的导电层包括: 各向异性干法刻蚀去除该条状光刻胶之外区域的有机平坦化层、第二介电层、第三介电层及导电层； 利用灰化工艺去除有机平坦化层，接着进行回蚀，以去除非图案化区域的沟槽底部的第三介电层及导电层，并保留非图案化区域附着在沟槽侧壁的导电层。
5.根据权利要求3所述的制作方法，其特征在于，各向异性干法刻蚀去除该条状光刻胶之外区域的有机平坦化层、第二介电层、第三介电层及导电层步骤包括: 利用各向异性干法刻蚀工艺去除图案化区域沟槽外的有机平坦化层，保留图案化区域沟槽内的部分高度的有机平坦化层； 利用各向异性干法刻蚀工艺去除图案化区域的所述部分高度的有机平坦化层、第二介电层、第三介电层及导电层。
6.根据权利要求1至5任一项所述的制作方法，其特征在于，所述第一介电层、第二介电层、第三介电层与第四介电层的材质均相同。
7.根据权利要求1至5任一项所述的制作方法，其特征在于，利用光刻工艺定义出条状光刻胶前，所述第三介电层上还形成有第五介电层。
8.根据权利要求7所述的制作方法，其特征在于，所述第五介电层的材质为低温氧化物，或Si掺杂的抗反射层。
9.根据权利要求1至5任一项所述的制作方法，其特征在于，利用光刻工艺定义出条状光刻胶前，所述第三介电层上自下而上还形成有第五介电层、底部抗反射层。
10.根据权利要求1至5任一项所述的制作方法，其特征在于，各向异性干法刻蚀去除该条状光刻胶之外区域的有机平坦化层、第二介电层、第三介电层及导电层步骤后，还进行利用各向异性干法刻蚀工艺去除图案化区域沟槽内剩余的导电层。
11.根据权利要求1至5任一项所述的制作方法，其特征在于，各向异性干法刻蚀去除该条状光刻胶之外区域的有机平坦化层、第二介电层、第三介电层及导电层采用的主刻蚀气体为:CF4、CHF3> C4F6, CH2F2, CH3F, C4F8中的至少一种，辅刻蚀气体为O2或N2。
12.根据权利要求10所述的制作方法，其特征在于，利用各向异性干法刻蚀工艺去除图案化区域沟槽内剩余的导电层采用的刻蚀气体为:CH4，NF3, O2与Cl2的混合气体。
13.根据权利要求1至5任一项所述的制作方法，其特征在于，所述导电层的材质为TiN。
14.一种根据上述权利要求1至13中任意一项制作方法形成的相变存储器底部接触结构。
15.一种相变存储器的制造方法，其特征在于，包括: 根据权利要求1-13任意一项所述的制作方法制作底部接触结构； 淀积相变材料层； 在所述相变材料层上形成顶部接触结构。
16.一种根据权利要求15所述制作方法形成的相变存储器。
【文档编号】G11C13/00GK103840079SQ201210492760
【公开日】2014年6月4日 申请日期:2012年11月27日 优先权日:2012年11月27日
【发明者】王冬江, 王新鹏, 张海洋 申请人:中芯国际集成电路制造(上海)有限公司