干扰减轻的快闪存储器和擦除方法
【专利摘要】本发明公开了一种干扰减轻的字线驱动电路和快闪存储器。所述快闪存储器包括字线驱动电路，其中，当对所述快闪存储器进行擦除时，所述字线驱动电路的P型M0S晶体管的源极浮空。采用本发明所公开的字线驱动电路和快闪存储器，可以使对同一区块内的擦除存储单元进行擦除的电压对非擦除存储单元的干扰减轻，提供了对快闪存储器进行数据擦除的可靠性。
【专利说明】干扰减轻的快闪存储器和擦除方法
【技术领域】
[0001] 本发明涉及半导体存储器【技术领域】，尤其涉及一种干扰减轻的快闪存储器和擦除 方法。
【背景技术】
[0002] 随着微电子技术和计算机技术的迅速发展，存储技术近年来也取得了长足的进 步。而在众多新的存储技术中，快闪存储技术以其非易失性、高密度、低成本和高可靠性获 得了市场的欢迎。图1示出了快闪存储器的存储单元M0S管剖面结构。参见图1，所述存储 单元M0S管包括控制栅极101、浮动栅极102及基底103。所述存储单元M0S管通过改变浮 栅中电子的数量来存储信息：将电子注入到存储单元的浮动栅极102时，存储单元的阈值 电压增加，这时存储单元100处于已编程状态；当将浮动栅极102中俘获的电子去除后，存 储单元100的阈值电压降低，这时存储单元100处于已擦除状态。
[0003] 快闪存储器基于电子的隧穿效应对存储单元100进行擦除。在控制栅极101加负 电压VG，同时在基底103上加正电压VB，此时浮动栅极102上的电子在电场的作用下通过 隧穿进入基底103。在浮动栅极102失去电子后，存储单元100的阈值电压降低，擦除完成。
[0004] 图2示出了快闪存储器同一区块（block)200内的存储阵列。参见图2,所述存储 阵列包括字线WL和位线BL，每个字线和位线的交叉处有一个存储单元。处在同一区块内 的存储单元共用一个基底，因此在对所述快闪存储器进行擦除时，所有处在被擦除区域201 内的存储单元的基底都施加了正电压。此时，在擦除存储单元的字线WL上施加负电压，由 于所述字线WL与擦除存储单元的控制栅极相连，浮动栅极内的电子通过隧穿效应被取出， 擦除存储单元内存储的数据被擦除。而根据现有技术，在非擦除区域202内的非擦除单元 的字线WL上被施加正电压。由于需要考虑字线驱动电路击穿电压的限制，施加在非擦除单 兀的字线WL上的正电压较小，并且一般都小于施加在基底上的正电压。这样，对处在同一 区块内的非擦除存储单元来说，其基底和控制栅极之间仍会有一定的电压差，其中存储的 信息容易受到干扰。
【发明内容】
[0005] 有鉴于此，本发明提出一种干扰减轻的字线驱动电路、快闪存储器和擦除方法，减 轻基底上施加的擦除电压对非擦除存储单元的干扰。
[0006] -种快闪存储器，所述快闪存储器包括字线驱动电路，所述字线驱动电路包括P 型M0S晶体管和N型M0S晶体管，所述P型M0S晶体管的栅极与所述N型M0S晶体管的栅 极连接，并连接所述字线驱动电路的输入信号端，所述P型M0S晶体管的漏极与所述第一 N 型M0S晶体管的漏极连接，并连接所述字线驱动电路驱动的字线，其中，所述P型M0S晶体 管的源极浮空。
[0007] 进一步的，所述快闪存储器还包括：
[0008] 位线驱动电路，用于在对所述快闪存储器进行编程或擦除时，驱动所述快闪存储 器的位线；
[0009] 编程/擦除信号输入电路，用于在对所述快闪存储器进行编程或擦除时，输入编 程信号或擦除信号；
[0010] 地址译码电路，用于对输入所述快闪存储器的地址信号进行译码，并根据译码后 的地址信号驱动所述字线驱动电路及所述位线驱动电路；
[0011] 数据译码电路，用于对输入所述快闪存储器的数据信号进行译码，并根据译码后 的数据信号驱动所述编程/擦除信号输入电路对所述快闪存储器进行编程或擦除；
[0012] 存储阵列，是存储单元形成的阵列，其中每个存储单元对应一条字线及一条位线， 并且每个存储单元可以被由所述编程/擦除信号输入电路输入的编程/擦除信号编程或擦 除。
[0013] 对应的，本发明还公开了一种快闪存储器的擦除方法，所述方法包括：
[0014] 在擦除区块对应的基底上加正电压，其中，所述擦除区块是所述快闪存储器中需 要擦除的存储单元所在的区块；
[0015] 在所述擦除区块内的擦除存储单元的字线上加负电压，其中，所述擦除存储单元 是所述快闪存储器中需要擦除的存储单元；
[0016] 将所述擦除区块内的非擦除存储单元的字线浮空，其中，所述非擦除存储单元是 所述快闪存储器中与所述擦除存储单元在同一区块的不需要擦除的存储单元。
[0017] 本发明通过在对快闪存储器进行擦除时将与擦除存储单元处在同一区块内的非 擦除存储单元的字线浮空，利用所述非擦除存储单元的字线与基底之间的耦合将所述非擦 除存储单元的字线的电压升高，减轻了对所述快闪存储器进行擦除时施加在基底上的擦除 电压对非擦除存储单元的干扰，提高了所述快闪存储器数据存储及擦除的可靠性。
【专利附图】
【附图说明】
[0018] 图1是现有技术提供的快闪存储器存储单元M0S管剖面结构示意图。
[0019] 图2是现有技术提供的快闪存储器同一区块内的存储阵列示意图。
[0020] 图3是本发明第一实施例提供的快闪存储器的字线驱动电路的电路原理图。
[0021] 图4是本发明第一实施例提供的快闪存储器的字线同基底的位置关系示意图。
[0022] 图5是本发明第一实施例提供的快闪存储器的电路原理框图。
[0023] 图6是本发明第二实施例提供的快闪存储器的擦除方法的流程图。
【具体实施方式】
[0024] 下面结合附图并通过【具体实施方式】来进一步说明本发明的技术方案。
[0025] 应当理解，尽管在此描述的本发明的实现方式可以使用互补金属氧化物半导体 (CMOS)制造工艺形成的P沟道金属氧化物半导体（PM0S)和N沟道金属氧化物半导体晶体 管装置来实现，但是应该认识到，本发明不局限于这种晶体管装置和/或这种制造工艺，并 且本领域的技术人员将理解，可以类似的采用其它适当的装置，例如双极结型晶体管（BJT) 等，和/或制造工艺(例如，双极BiCMOS等)。另外，尽管本发明的优选实施例典型的是在硅 晶片中制造的，但是作为选择，本发明的实施例也可以在包括其他材料的晶片中制造，所述 材料包括但不限于砷化镓（GaAs )、磷化铟（InP )。
[0026] 应当理解，当称一元件被"连接"或"耦合"到另一元件时，其可以直接连接或耦合 到所述另一元件，或者可能存在中间的元件。相反，当称一元件被"直接连接"或"直接耦合" 到另一元件时，不存在中间的元件。应该以类似的方式解释用来描述元件之间关系的其他 词语(例如"之间"相对于"直接在……之间"，"临近"相对于"直接临近"等等)。
[0027] 图3至图5示出了本发明的第一实施例。
[0028] 图3是本发明第一实施例提供的快闪存储器的字线驱动电路的电路原理图。参 见图3,所述字线驱动电路300包括一个P沟道金属氧化物半导体（PM0S)晶体管301及一 个N沟道金属氧化物半导体（NM0S)晶体管302。为了方便下文的描述，将所述P沟道金属 氧化物半导体（PM0S)晶体管301称为P型M0S晶体管，并将所述N沟道金属氧化物半导体 (NM0S)晶体管302称为N型M0S晶体管。
[0029] 所述P型M0S晶体管301的栅极与所述N型M0S晶体管302的栅极相连接，并将 两个栅极连接后的信号端作为所述字线驱动电路300的输入信号端311。所述P型M0S晶 体管301的漏极与所述N型M0S晶体管302的漏极相连接，并将连接后的信号端作为字线 信号输出端312以输出字线信号给所述快闪存储器的存储阵列。
[0030] 在对所述快闪存储器进行擦除的过程中，所述P型M0S晶体管301的源极处于浮 空状态。
[0031] 并且，在对所述快闪存储器进行擦除的过程中，所述N型M0S晶体管302的源极连 接负电压源。
[0032] 如果所述字线驱动单元驱动的字线信号输出端312连接的字线是擦除存储单元 对应的字线，即擦除区域对应的字线，则从所述输入信号端311输入正电压。此时，所述P 型M0S晶体管301关断，而所述N型M0S晶体管302导通，所述字线信号输出端312的电压 与所述N型M0S晶体管302的源极的电压相同。因为在对所述快闪存储器进行擦除的过程 中，所述N型M0S晶体管302的源极连接负电压源，所述此时所述字线信号输出端312输出 的电压为负电压。
[0033] 如果所述字线驱动单元驱动的字线信号输出端312连接的字线是非擦除存储单 元对应的字线，即非擦除区域对应的字线，则从所述输入信号端311输入负电压。此时，所 述P型M0S晶体管301导通，而所述N型M0S晶体管302关断，所述字线信号输出端的电压 与所述P型M0S晶体管301的源极的电压相同。因为在对所述快闪存储器进行擦除的过程 中，所述P型M0S晶体管301的源极处于浮空状态，所以此时所述字线信号输出端312也处 于浮空状态。
[0034] 图4是本发明第一实施例提供的快闪存储器的字线同基底的位置关系示意图。参 见图4,所述基底401是所述快闪存储器同一区块中存储单元共用的基底。在本实施例中 所述基底401是P型硅衬底。所述字线402是形成在所述基底上多条相互平行的导电线。 所述字线402与存储单元的控制栅极相连，因此所述字线驱动电路可以通过控制所述字线 402的电压来控制是否对其所连接的存储单元进行擦除。
[0035] 如果所述字线驱动电路在所述字线402上加载负电压，由于对所述快闪存储器进 行擦除时会在基底401上加载正电压，因此所述字线402连接的每个存储单元的基底与控 制栅极之间产生电压差。由于隧穿效应的作用，所述存储单元的浮动栅极内的电子被去除， 所述存储单元内存储的信息被擦除。
[0036] 如果所述字线驱动电路将所述字线402浮空，由于所述字线402与所述基底401 之间存在着较大的耦合电容，不易产生隧穿，所以在所述基底401上加载正电压的同时所 述字线的电压也会随之升高，降低了所述存储单元内信息受到加载到所述基底401上的正 电压的干扰的风险。
[0037] 图5是本发明第一实施例提供的快闪存储器的电路原理框图。
[0038] 所述快闪存储器500包括字线驱动电路501、位线驱动电路502、编程/擦除信号 输入电路503、地址译码电路504、数据译码电路505及存储阵列506。所述字线驱动电路 501用于在对所述快闪存储器500进行编程或擦除时，驱动所述快闪存储器500的字线。所 述位线驱动电路502用于在对所述快闪存储器500进行编程或擦除时，驱动所述快闪存储 器的位线。所述编程/擦除信号输入电路503用于在对所述快闪存储器500进行编程或擦 除时，输入编程信号或擦除信号。地址译码电路504,用于对输入所述快闪存储器500的地 址信号进行译码，并根据译码后的地址信号驱动所述字线驱动电路501及所述位线驱动电 路502。数据译码电路505,用于对输入所述快闪存储器的数据信号进行译码，并根据译码 后的数据信号驱动所述编程/擦除信号输入电路503对所述快闪存储器500进行编程或擦 除。存储阵列506,是存储单元形成的阵列，其中每个存储单元对应一条字线及一条位线，并 且每个存储单元可以被由所述编程/擦除信号输入电路503输入的编程/擦除信号编程或 擦除。
[0039] 在所述快闪存储器500中，需要对擦除区块中的擦除存储单元进行擦除时，所述 字线驱动电路501在擦除区块中的擦除存储单元的字线的电压上加载负电压。由于此时 所述擦除区块对应的基底上加载正电压，所述擦除存储单元的浮动栅极中俘获的电子被去 除，所述擦除存储单元的阈值电压减小，其中存储的信息被擦除。同时，所述字线驱动电路 501将同一区块中非擦除存储单元的字线浮空，利用所述字线与基底之间的耦合将所述字 线的电压升高，非擦除存储单元中存储的信息受到所述基底上加载的正电压的干扰。
[0040] 本实施例提供了一种对存储单元擦除时干扰减轻的快闪存储器，所述快闪存储器 在对同一区块的擦除存储单元进行擦除时，将同一区块中非擦除存储单元的字线浮空，利 用所述字线与基底之间的耦合将所述字线的电压升高，减轻了基底上的正电压对非擦除存 储单元的干扰，提高了数据擦除的可靠性。
[0041] 图6示出了本发明的第二实施例。
[0042] 图6是本发明第二实施例提供的快闪存储器的擦除方法的流程图。参见图6,所述 快闪存储器的擦除方法包括：步骤601，在擦除区块对应的基底上加正电压；步骤602,在所 述擦除区块内的擦除存储单元的字线上加负电压；步骤603,将所述擦除区块内的非擦除 存储单元的字线浮空。
[0043] 在步骤601中，在擦除区块对应的基底上加正电压。
[0044] 在快闪存储器中，对存储器的编程和擦除是以区块（block)为单位进行的。每个 区块内有存储单元形成的阵列，并且在同一个区块中的存储单元共用同一基底。
[0045] 需要对一个区块内的全部或者部分存储单元内存储的信息进行擦除时，需要被擦 除的区块称为擦除区块。需要对所述擦除区块进行擦除时，首先需要在所述擦除区块对应 的基底上加正电压。
[0046] 在步骤602中，在所述擦除区块内的擦除存储单元的字线上加负电压。
[0047] 在所述擦除区块对应的基底上加正电压后，在所述擦除区块内的擦除存储单元的 字线上加负电压。所述擦除存储单元是在所述擦除区块内的，需要被擦除的存储单元。由 于所述擦除存储单元的字线与所述擦除存储单元的控制栅极连接，在所述擦除存储单元的 字线上加负电压后，所述擦除存储单元的控制栅极上也被加载负电压。又由于所述擦除存 储单元的基底上加载了正电压，所述擦除存储单元的浮动栅极内俘获的电子因为隧穿效应 被去除，所述擦除存储单元的阈值电压降低，其中存储的信息被擦除。
[0048] 在步骤603中，将所述擦除区块内的非擦除存储单元的字线浮空。
[0049] 当对所述擦除区块内部分的存储单元进行擦除时，所述擦除区块内有不需要被擦 除的存储单元，这些存储单元成为非擦除存储单元。
[0050] 在所述擦除区块对应的基底上加正电压后，所述非擦除存储单元的浮动栅极内俘 获的电子容易受到所述基底上的正电压的干扰，造成信息存储的不可靠。为了减轻所述干 扰，将所述擦除区块内非擦除存储单元的字线浮空。由于所述字线与所述基底之间存在较 大的耦合电容，所以当所述基底上加载正电压时，所述字线的电压也被升高，所述非擦除存 储单元受到所述基底上的正电压的干扰被减轻。
[0051] 本实施例通过在擦除区块的基底上加正电压，在擦除存储单元的字线上加负电 压，并将非擦除存储单元的字线浮空，使得在对快闪存储器进行擦除时加载在其基底上的 正电压对在同一区块内的非擦除存储单元的干扰减小，提高了快闪存储器的数据存储及擦 除的可靠性。
[0052] 根据本发明的集成电路可以在使用嵌入式的或其他方式的存储器的任何应用和/ 或电子系统中采用。用于实现本发明的技术的适当系统可以包括但不限于个人计算机、通 信网络、电子仪器(例如，自动测试设备（ATE))、接口网络等。结合这种集成电路的系统被认 为是本发明的一部分。在给出本文中提出的本发明的教导的情况下，本领域的普通技术人 员将能够想到本发明的技术的其它实现方式和应用。
[0053] 尽管在此已经参考附图描述了本发明的说明性实施例，但是应该理解，本发明不 局限于这些确定的实施例，并且本领域的技术人员可以在不偏离所附权利要求范围的情况 下在其中进行各种其它变化和修改。
【权利要求】
1. 一种快闪存储器，其特征在于，所述快闪存储器包括字线驱动电路，所述字线驱动电 路包括P型MOS晶体管和N型MOS晶体管，所述P型MOS晶体管的栅极与所述N型MOS晶 体管的栅极连接，并连接所述字线驱动电路的输入信号端，所述P型MOS晶体管的漏极与所 述第一 N型MOS晶体管的漏极连接，并连接所述字线驱动电路驱动的字线，其中，当对所述 快闪存储器进行擦除时，所述字线驱动电路的P型MOS晶体管的源极浮空。
2. 根据权利要求1所述的快闪存储器，其特征在于，所述快闪存储器还包括： 位线驱动电路，用于在对所述快闪存储器进行编程或擦除时，驱动所述快闪存储器的 位线； 编程/擦除信号输入电路，用于在对所述快闪存储器进行编程或擦除时，输入编程信 号或擦除信号； 地址译码电路，用于对输入所述快闪存储器的地址信号进行译码，并根据译码后的地 址信号驱动所述字线驱动电路及所述位线驱动电路； 数据译码电路，用于对输入所述快闪存储器的数据信号进行译码，并根据译码后的数 据信号驱动所述编程/擦除信号输入电路对所述快闪存储器进行编程或擦除； 存储阵列，是存储单元形成的阵列，其中每个存储单元对应一条字线及一条位线，并且 每个存储单元可以被由所述编程/擦除信号输入电路输入的编程/擦除信号编程或擦除。
3. -种快闪存储器的擦除方法，其特征在于，包括： 在擦除区块对应的基底上加正电压，其中，所述擦除区块是所述快闪存储器中需要擦 除的存储单元所在的区块； 在所述擦除区块内的擦除存储单元的字线上加负电压，其中，所述擦除存储单元是所 述快闪存储器中需要擦除的存储单元； 将所述擦除区块内的非擦除存储单元的字线浮空，其中，所述非擦除存储单元是所述 快闪存储器中与所述擦除存储单元在同一区块的不需要擦除的存储单元。
【文档编号】G11C16/14GK104217754SQ201310217906
【公开日】2014年12月17日 申请日期:2013年6月3日 优先权日:2013年6月3日
【发明者】王林凯, 苏如伟, 胡洪 申请人:北京兆易创新科技股份有限公司