包括源极线电压产生器的磁阻存储器设备的制作方法
【专利摘要】一种磁随机存取存储器MRAM包括自旋转移扭矩磁随机存取存储器（STT-MRAM）单元的存储单元阵列、以及公共连接到多个STT-MRAM单元的源极线。源极线电压产生器响应于外部电源电压产生源极线驱动电压，并且将源极线驱动电压提供给源极线。
【专利说明】包括源极线电压产生器的磁阻存储器设备
[0001]对相关申请的交叉引用
[0002]本申请要求于2012年6月12日提交的韩国专利申请N0.10-2012-0062775的优先权,通过引用将其公开的全部内容合并于此。
【技术领域】
[0003]本发明概念的实施例涉及非易失性存储器设备，并且更具体地，涉及包括自旋转移扭矩(STT)型磁阻随机存取存储器(MRAM)单元或STT-MRAM单元的磁阻随机存取存储器设备。
【背景技术】
[0004]当代半导体器件的设计和开发的特点在于对于提高存储单元集成密度(S卩，每任意单位面积的存储单元的数目)、更大的数据存储容量、以及提供数据处理速度和带宽的持续需求。磁阻随机存取存储器(MRAM)非常符合这些要求。MRAM根据与每个MRAM单元中的电阻元件关联的两个或更多电阻状态来存储数据。通过控制其磁极性，可以为MRAM单元的电阻元件(例如，磁体)定义不同的电阻状态。
[0005]最近，在某些移动设备中对于小的、可靠的、低功耗的非易失性存储器设备的需要尤为迫切。因此，研究正在涉及通过其可以将MRAM用于需要高数据处理速度和低功耗的移动设备应用的方法。
【发明内容】
[0006]本发明概念的实施例提供包括布置在存储器芯片中的源极线电压产生器的磁阻随机存取存储器(MRAM)设备及包括该类型MRAM的存储系统。
[0007]在一个实施例中，本发明的概念提供一种磁阻随机存取存储器(MRAM)，包括:存储单元阵列，其包括多个自旋转移扭矩磁随机存取存储器(STT-MRAM)单元和公共连接到该多个STT-MRAM单元的源极线，其中，该存储单元阵列被配置为响应于字线驱动信号和列选择信号而工作；地址输入缓冲器，其被配置为基于外部地址产生行地址和列地址；行译码器，其被配置为对行地址进行译码，并且基于译码的行地址产生字线驱动信号；列译码器，其被配置为对列地址进行译码，并且基于译码的列地址产生列选择信号；以及源极线电压产生器，其被配置为响应于外部电源电压而产生源极线驱动电压，并且将源极线驱动电压提供到该源极线。
[0008]在另一个实施例中，本发明的概念提供一种磁阻随机存取存储器(MRAM)设备，其包括:存储单元阵列，其包括共同连接到源极线的多个自旋转移扭矩磁随机存取存储器(STT-MRAM)单元，其中该存储单元阵列以多个存储体布置在基板上，并且多个STT-MRAM单元中的每一个被配置为响应于字线驱动信号和列选择信号而工作；行译码器，其被配置为对行地址进行译码，并且基于译码的行地址产生字线驱动信号；列译码器，其被配置为对列地址进行译码，并且基于译码的列地址产生列选择信号；以及源极线电压产生器，其被配置为向该源极线提供源极线驱动电压。
[0009]在另一个实施例中，本发明的概念提供一种存储器系统，其包括被配置为产生控制磁阻随机存取存储器(MRAM)设备的操作的地址和控制信号的存储器控制器，其中该MRAM包括:存储单元阵列，其包括多个自旋转移扭矩磁随机存取存储器(STT-MRAM)单元和共同连接到该多个STT-MRAM单元的源极线，该存储单元阵列被配置为响应于字线驱动信号和列选择信号而工作；地址输入缓冲器，其被配置为基于外部地址产生行地址和列地址；行译码器，其被配置为对行地址进行译码，并且基于译码的行地址产生字线驱动信号；列译码器，其被配置为对列地址进行译码，并且基于译码的列地址产生列选择信号；以及源极线电压产生器，其被配置为响应于外部电源电压而产生源极线驱动电压，并且向该源极线提供源极线驱动电压。
【专利附图】
【附图说明】
[0010]通过考虑在附图中示出的本发明概念的特定实施例，本发明概念的上述和其他特征和优点对本领域技术人员而言将是显而易见的。附图中:
[0011]图1是根据本发明概念的实施例的磁阻随机存取存储器(MRAM)设备的框图；
[0012]图2是包括在图1的MRAM设备中的存储单元阵列的示例的电路图；
[0013]图3是构成图2的存储单元阵列的MRAM单元的示例的电路图；
[0014]图4是图3的MRAM单元的三维图；
[0015]图5和图6是示出磁隧道结(MTJ)元件相对于写入数据的磁化方向的图；
[0016]图7是进一步示出图1的MRAM设备的写操作的概念图；
[0017]图8、9、10、11和12是进一步示出根据本发明概念的特定实施例的可以被包括在图2的存储单元阵列中的MTJ元件的概念图；
[0018]图13是可以被包括在图1的MRAM设备中的源极线电压产生器的一个示例的电路图；
[0019]图14是可以被包括在图1的MRAM设备中的源极线电压产生器的另一示例的电路图；
[0020]图15是可以被包括在图1的MRAM设备中的源极线电压产生器的另一示例的电路图；
[0021]图16是可以被包括在图1的MRAM设备中的列译码器的电路图；
[0022]图17是根据本发明概念的实施例的MRAM设备的框图；
[0023]图18是根据本发明概念的实施例的包括源极线电压产生器的MRAM设备的布局；
[0024]图19是根据本发明概念的实施例的MRAM设备的框图；
[0025]图20是可以被包括在图19的MRAM设备中的内部电压产生电路的电路图；
[0026]图21、22、和23是示出包括根据本发明概念的实施例的一个或多个MRAM设备的存储器模块的图；
[0027]图24是包括根据本发明概念的实施例的MRAM设备的具有堆叠结构的半导体器件的简化透视图；
[0028]图25是包括根据本发明概念的实施例的MRAM设备的存储器系统的一般框图；
[0029]图26是示出可以包括根据本发明概念的实施例的MRAM设备和光链路的存储器设备的框图；
[0030]图27是示出可以包括根据本发明概念的实施例的MRAM设备的信息处理系统的框图；以及
[0031]图28是可以包括根据本发明概念的实施例的MRAM设备的信息处理系统的框图。【具体实施方式】
[0032]现在将参照附图来描述本发明概念的某些实施例的一些额外的细节。然而，重要的是应该理解，本发明的概念可以以许多不同的形式来实施，并且不应该被解释为局限于所示的实施例中。在整个附图和书面的描述中，类似的元件和功能用相同的参考号和标签表不。
[0033]应该理解的是，虽然在本文中可以使用术语第一，第二等来描述各种元件，但这些元件不应被这些术语所限制。这些术语仅用于区分一个元件与另一个元件。例如，第一元件可以被称为第二元件，类似地，第二元件也可以被称为第一元件，而不脱离本发明的概念的范围。
[0034]应该理解的是，当元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者可能存在中间元件。与此相反，当元件被称为在“直接连接”或“直接耦接”到另一元件时，不存在中间元件。换句话说，用来描述元件之间的关系的其他用词应该被以类似的方式来解释(即，“在…之间”与“直接在…之间”，“相邻”与“直接相邻”等)。
[0035]这里使用的用于描述本发明概念的实施例的术语并非旨在限制本发明概念的范围。术语“一”，“一个”和“该”是单数，其可以具有单个的指示物，但是在本文档中对于单数形式的使用应当不排除存在一个以上的指示物。换句话说，除非上下文清楚地另有指示，否则以单数形式称呼的本发明概念的元件可以是一个或多个。应该进一步理解的是，在本文中使用时，术语“包括”和/或“包含”指定所述的特征、项目、步骤、操作、元件和/或组件的存在，但是其不排除`一个或多个其他特征、项目、步骤、操作、元件、组件和/或它们的组的存在或添加。
[0036]除非另有定义，本文所用的所有术语(包括技术术语和科学术语)具有与本发明所属的领域的普通技术人员所通常理解的意义相同的意义。应该进一步理解的是，例如在常用字典中定义的那些术语应被解释为具有与它们在相关领域的上下文中其含义相一致的含义，因此，除非明确的定义之外，其将不被解释为理想化的或过于正式的意义。
[0037]图1是根据本发明概念的实施例的磁阻随机存取存储器(MRAM)设备1000的框图。
[0038]参考图1，MRAM设备1000包括命令译码器1050、地址输入缓冲器1100、行译码器1200、列译码器1300、源极线电压产生器1400、存储单元阵列1500、输入/输出(I/O)读出放大器1600、和I/O电路1700。
[0039]命令译码器1050可以译码芯片选择信号CSB、行地址选通信号RASB、列地址选通信号CASB、写使能信号WEB、和时钟使能信号CKE，产生各种控制信号，并且控制布置在MRAM设备1000中的电路块。
[0040]存储单元阵列1500包括多个自旋转移扭矩磁随机存取存储器(STT-MRAM)单元，并且响应于字线驱动信号WL和列选择信号CSL而工作。地址输入缓冲器1100可以用于基于外部地址ADDR来产生行地址ADDR_X和列地址ADDR_Y。行译码器1200可以译码行地址ADDR_X,产生译码的行地址，并且产生字线驱动信号WL。列译码器1300可以用于译码列地址ADDR_Y，产生译码的列地址，并且根据译码的列地址来产生列选择信号CSL。
[0041]源极线电压产生器1400可以用来基于外部电源电压产生源极线驱动电压VSL，并且将源极线驱动电压VSL提供到存储单元阵列1500的源极线。如在下文中的一些细节中所描述的，实现源极线电压产生器1400的某些(或全部)电路块可以在组成存储器系统的待机模式或省电模式期间被禁用。例如，实现源极线电压产生器1400的某些或全部电路块可以响应于模式寄存器设置(MRS)信号而被禁用。
[0042]I/O读出放大器1600可以用于放大由存储单元阵列1500输出的数据，产生第一数据，并且将输入数据DIN传输到存储单元阵列1500。I/O电路1700还可以用于确定第一数据的输出的顺序，执行并行/串行转换,产生输出数据D0UT，缓冲输入数据DIN，并且将缓冲的输入数据DIN提供到I/O读出放大器1600。
[0043]图2是进一步示出包括在图1的MRAM设备1000中的存储单元阵列1500的电路图。
[0044]参考图2，存储单元阵列1500包括存储单元阵列单元1510、写驱动器1520、选择电路1530、和读出放大器1540。如图2中所示，存储单元阵列单元1510可以被连接到源极线电压产生器1400。
[0045]存储单元阵列单元1510通常包括多条字线WLl至WLm以及多条位线BLl至BLn，并且可以在字线WLl至WLm的每个与位线BLl至BLn的相应一个之间提供单位存储单元。选择电路1530可以用于响应于列选择信号CSLlCSLn而选择性地将位线BLl到BLn连接到读出放大器1540。读出放大器1540可以用于放大选择电路1530的输出电压信号与参考电压VREF之间的差，并且产生输出数据D0UT。如将要参考图13、14、和15进一步描述的，写驱动器1430可以被连接到位线BLl至BLn，并且用于基于写数据产生编程电流，然后选择性地将所产生的编程电流提供到位线BLl至BLn。为了磁化布置在存储单元阵列1510中的磁隧道结(MTJ)元件，必须将比施加到位线BLl到BLn的电压更高的电压施加到源极线SL。源极线电压产生器1400可以用于产生源极线驱动电压VSL，并且将源极线驱动电压VSL提供到存储单元阵列单元1510的相应的源极线。
[0046]假设存储单元阵列单元1510包括以栅极连接到字线WLl的单元晶体管丽11至丽In、以及分别连接在单元晶体管丽11到丽In与位线BLl至BLn之间的MTJ元件MTJll至MTJln。单元晶体管丽11到丽In的源极连接到源极线SL。进一步假设，存储单元阵列单元1510包括以栅极连接到字线WL2的单元晶体管MN21到MN2n、以及分别连接在单元晶体管MN21到MN2n与位线BLl至BLn之间的MTJ元件MTJ21至MTJ2n。单元晶体管MN21到MN2n的源极连接到源极线SL。最后，如图2的示例中具体示出的，假设存储单元阵列单元1510包括以栅极连接到字线WLM的单元晶体管MNml至MNmn、以及分别连接在单元晶体管MNml至MNMN与位线BLl至BLn之间的MTJ元件MTJml至MTJmn。这里同样地，单元晶体管MNmlMNMN的源极连接到源极线SL。
[0047]图3是进一步示出作为示例的可以合并在图2的存储单元阵列1500中的MRAM单元111的电路图。
[0048]参考图3，MRAM单元111包括包含NMOS晶体管的单元晶体管丽11、以及MTJ元件MTJll0单元晶体管丽11以栅极连接到字线WL1，并且以源极连接到源极线SL。MTJ元件MTJll被连接在单元晶体管丽11的漏极与位线BLl之间。
[0049]图4是进一步示出在一个实施例中的图3的MRAM单元111的一种可能的连接结构的三维图。
[0050]参考图4，MTJ元件MTJll包括具有预定的固定的磁化方向的固定层(PL)、沿外部施加的磁场的方向磁化的自由层(FL)、以及在固定层PL与自由层FL之间使用绝缘膜形成的隧道势垒层(BL)。为了固定固定层PL的磁化方向，MTJ元件MTJll可以进一步包括反铁磁层(未示出)。图4的MTJ元件MTJll可以是组成自选扭矩转移磁阻随机存取存储器(STT-MRAM)的 MTJ 元件。
[0051]为了使能STT-MRAM的写操作，通过将逻辑高电压施加到字线WLl来导通单元晶体管丽11通，然后可以将写电流施加到位线BLl与源极线SL之间。为了使能STT-MRAM的读操作，通过将逻辑高电压施加到字线WLl来导通单元晶体管丽11，然后可以将读电流从位线BLl向源极线SLO施加，使得可以根据检测到的电阻来确定存储在MTJ单元中的数据。
[0052]图5和图6是进一步示出在写入操作期间的MTJ元件的磁化方向的概念图。MTJ元件的电阻可以根据自由层FL的磁化方向而发生变化。当读电流“I”被施加到MTJ元件时，根据MTJ元件的电阻来输出数据电压。由于读电流I的电平小于写电流，自由层FL的磁化方向将不会由于读电流I的施加而偏移。
[0053]参考图5的MTJ兀件，自由层FL的磁化方向与固定层PL的磁化方向相同。因此，MTJ元件具有相对低的电阻。这种情况可以被解释为指示存储的数据值“O”。
[0054]参考图6的MTJ元件，自由层FL的磁化方向与固定层PL的磁化方向相反。因此，MTJ元件呈现相对高的电阻。这种情况可以被解释为指示存储的数据值“I”。
[0055]在此应当指出，图5和图6中所示的MTJ单元的自由层FL和固定层PL被任意地假设为是水平对齐的。但这不是必须的。例如，在其他实施例中，本发明概念的自由层FL和固定层PL可以沿垂直方向对齐。
[0056]图7是进一步示出与图1的MRAM设备相关的写操作的执行的概念图。
[0057]参考图7，根据通过MTJ元件的写电流WCl和WC2的方向来确定自由层FL的磁化方向。例如，当施加第一写电流WCl时，具有与固定层PL相同的自旋方向的自由电子将施加扭矩到自由层FL。于是，自由层FL被磁化为“平行于”固定层PL。当施加第二写电流WC2时，具有与固定层PL相反的自旋方向的电子将返回到自由层FL，并且施加扭矩。结果，自由层FL可以被磁化为“反平行于”固定层PL。以这种方式，可以响应于自旋转移扭矩(STT)而偏移自由层FL的磁化方向。
[0058]图8、9、10、和12进一步示出根据本发明概念的各种实施例的可以被包括在图2的存储单元阵列中的MTJ元件的概念图。
[0059]图8和图9是示出根据本发明概念的实施例的STT-MRAM中具有水平磁化方向的MTJ元件的概念图。具有水平磁化方向的MTJ元件是指其中电流移动的方向基本上垂直于易磁化轴的MTJ元件。
[0060]参考图8，MTJ元件可以包括自由层FL、隧道势垒层BL、固定层PL、和反铁磁层(AFL)。
[0061]自由层FL可以包括具有可变的磁化方向的材料。自由层FL的磁化方向可以由于存储单元外部和/或内部提供的电场/磁场的因素而发生变化。自由层FL可以包括含有钴(Co)、铁(Fe)、和镍(Ni)的至少一种的铁磁性材料。例如，自由层FL可以包括从硼化铁(FeB)、Fe、Co、Ni，钆(Gd)、镝(Dy)、CoFe, NiFe、砷化锰(MnAs)、铋化锰(MnBi)、锑化锰(MnSb)、二氧化铬(Cr02)、锰铁氧化物(MnOFe2O3)、四氧化三铁(FeOFe2O3)、镍铁氧化物(NiOFe2O3)、铜铁氧化物(CuOFe2O3)、镁铁氧化物(MgOFe2O3)、氧化铕(EuO)、以及钇铁石榴石(Y3Fe5O12)中选择的至少一个。 [0062]隧道势垒层BL可以具有小于自旋扩散距离的厚度。隧道势垒层BL可以包括非磁性材料。在示例中，隧道势垒层BL可以包括从镁(Mg)、钛(Ti )、铝(Al)、镁锌(MgZn)、和镁硼(MgB)的氧化物以及钛和钒(V)的氮化物中选择的至少一个。
[0063]固定层PL可以具有由反铁磁层AFL固定的磁化方向。此外，固定层PL可以包括铁磁材料。例如，固定层 PL 可以包括从 CoFeB、Fe、Co、N1、Gd、Dy、CoFe、NiFe、MnAs、MnB1、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO、以及 Y3Fe5O12 中选择的至少一个。
[0064]反铁磁层AFL可以包括反铁磁材料。例如，反铁磁层AFL可以包括从锰化钼(PtMn )、锰化铱(I rMn )、MnO、硫化锰(MnS )、碲化锰(MnTe )、二氟化锰(MnF2 )、二氯化铁(FeCl2)' Fe。、CoCl2' Co。、NiCl2' Ni。、以及 Cr 中选择的至少一个。
[0065]在本发明概念的另一实施例中，由于MTJ元件的自由层和固定层的每个由铁磁材料形成，可能在铁磁材料的边缘处产生漏磁场。漏磁场可能会减少磁阻或增加自由层的电阻磁力，并且影响开关特性，从而形成不对称开关。因此，必须减少或控制MTJ元件的铁磁材料中产生的漏磁场。
[0066]参考图9，可以通过合成的反铁磁(SAF)材料来形成MTJ元件的固定层PL。固定层PL可以包括第一铁磁层11、稱合层12、和第二铁磁层13。第一和第二磁性层11和13的每个可以包括从 CoFeB, Fe、Co、N1、Gd、Dy、CoFe、NiFe、MnAs、MnB1、MnSb、CrO2, MnOFe2O3'Fe0Fe203、Ni0Fe203、Cu0Fe203、Mg0Fe203、Eu0、和 Y3Fe5O12 中选择的至少一个。该情况下，第一铁磁层11的磁化方向可以与第二铁磁层13的磁化方向不同。第一和第二铁磁层11和13的每个磁化方向被固定。I禹合层12可以包括钌(Ru)。
[0067]图10是根据本发明概念的另一实施例的STT-MRAM的MTJ元件的概念图。在具有垂直磁化方向的MTJ元件中，电流移动的方向可以基本上平行于易磁化轴。参照图10，MTJ元件可以包括自由层FL、固定层PL、和隧道势垒层BL。
[0068]当自由层FL的磁化方向平行于固定层PL的磁化方向时，电阻降低。相反，当自由层FL的磁化方向反平行于固定层FL的磁化方向时，电阻增加。可以与这些不同的产生的电阻相关地存储不同的数据值。
[0069]为了实现具有垂直磁化方向的MTJ元件，自由层FL和固定层PL的每个可以通过具有高的磁各向同性能量的材料来形成。具有高的磁各向同性能量的材料可以包括无定形稀土类合金，多层薄层，诸如(Co/Pt) n或(Fe/Pt) n，或者具有LlO晶体结构的有序晶格材料。例如，自由层FL可以由有序合金来形成，并且包括铁(Fe)、钴(Co)、镍(Ni)、钯(Pd)、钼(Pt)中的至少一个。例如，自由层FL可以包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-N1-Pt合金、Co-Fe-Pt合金、以及Co-N1-Pt合金中的至少一个。上述的合金的化学定量表达式可以是，例如，Fe5(lPt5(l、Fe50Pd50^ Co50Pd50^ Co50Pt50^ Fe30Ni20Pt50^ Co3ciFe2tlPt5tl、或者 Co3ciNi2tlPt5tl。[0070]固定层PL可以由有序合金来形成，并且包括Fe、Co、N1、Pd、Pt中的至少一个。例如，固定层PL可以包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-N1-Pt合金、Co-Fe-Pt合金、以及Co-N1-Pt合金中的至少一个。上述的合金的化学定量表达式可以是，例如，Fe50Pt50-, Fe50Pd50-, Co50Pd50-, Co50Pt50-, Fe3ciNi2tlPt5tl、Co30Fe20Pt50、或者 Co3ciNi2tlPt50。
[0071]图11和12是进一步示出根据本发明概念的某些实施例的作为包括在STT-MRAM中的MTJ元件的双MTJ元件的概念图。双MTJ元件可以被配置为使得隧道势垒层和固定层被分别设置在自由层的两侧。
[0072]参考图11，被配置为形成水平磁场的双MTJ元件可以包括第一固定层PL2、第一隧道势垒层BL2、自由层FL、第二隧道势垒层BL1、以及第二固定层PL1。第一固定层PL2、第一隧道势垒层BL2、自由层FL、第二隧道势垒层BL1、和第二固定层PLl的每个可以包括与图8的自由层FL、隧道势垒层BL、和固定层PL的相应一个相同或相似的材料。
[0073]该情况下，当第一固定层PL2被固定在与第二固定层PLl相反的磁化方向上时，由第一和第二固定层PL2和PLl造成的磁力可以基本抵消。因此，双MTJ元件可以使用比典型MTJ元件更小的电流来使能写操作。
[0074]另外，因为由于第二隧道势垒层BLl而导致在读操作中，双MTJ元件呈现出较高的电阻，因此数据判别可以得到改善。
[0075]参考图12，被配置为形成垂直磁场的双MTJ元件可以包括第一固定层PL2、第一隧道势垒层BL2、自由层FL、第二隧道势垒层BL1、和第二固定层PL1。第一固定层PL2、第一隧道势垒层BL2、自由层FL、第二隧道势垒层BL1、和第二固定层PLl的每个可以包括与图10的自由层FL、隧道势垒层BL、和固定层PL的相应一个相同或相似的材料。
[0076]该情况下，当第一固定层PL2被固定到与第二固定层PLl相反的磁化方向上时，由第一和第二固定层PL2与PLl所造成的磁力基本上抵消。因此，双MTJ元件可以使用被典型的MTJ元件更小的电流来使能写操作。
[0077]图13是示出可以被包括在图1的MRAM设备1000中的源极线电压产生器1400的一个示例的电路图。
[0078]参考图13，源极线电压产生器1400包括参考电压产生器1410、差分放大器1420、和源极线驱动器1430。
[0079]参考电压产生器1410可以用于产生上限UM_UP和下限UM_DN。差分放大器1420可以用于反馈源极线电压VSL，放大源极线电压VSL与上限UM_UP之间的差，产生相应的第一电压信号，放大源极线电压VSL与下限LIM_DN之间的差,并且产生相应的第二电压信号。源极线驱动器1430可以用于响应于第一电压信号和第二电压信号而产生源极线电压VSL。
[0080]差分放大器1420可以在待机和/或省电模式期间被禁用。例如，差分放大器1420可以响应于MRS信号而被禁用。
[0081]同样，源极线驱动器1430可以在待机和/或省电模式期间被禁用。这里同样地，源极线驱动器1430可以响应于MRS信号而被禁用。
[0082]图13所示的实施例中，源极线驱动器1430包括并联连接的多个驱动器1431至1434。多个驱动器1431至1434中的至少一个可以响应于MRS信号而被禁用。
[0083]图14是示出可以被包括在图1的MRAM设备1000中的源极线电压产生器1400的另一个示例的电路图。[0084]参考图14，源极线电压产生器1400a包括参考电压产生器1410、差分放大器1420、和源极线驱动器1430a。
[0085]源极线驱动器1430a可以用于响应于差分放大器1420的输出电压信号而产生源极线电压VSL。源极线驱动器1430a可以在待机和/或省电模式期间被禁用。例如，源极线驱动器1430a可以响应于MRS信号而被禁用。
[0086]源极线驱动器1430a包括并行耦接在差分放大器1420的输出节点与源极线驱动器1430a的输出节点之间的多个第一电路。第一电路中的每一个包括分别与熔丝1435、1436、1437、和1438串联连接的驱动器1431、1432、1433、和1434。可以响应于熔丝控制信号C0N_FUSE而选择性地“切割”包括在源极线驱动器1430a中的熔丝1435、1436、1437、和1438。
[0087]图15是示出可以被包括在图1的MRAM设备1000中的源极线电压产生器1400的另一个示例的电路图。
[0088]参考图15，源极线电压产生器1400B包括参考电压产生器1410、差分放大器1420、和源极线驱动器1430b。
[0089]源极线驱动器1430b可以用于响应于差分放大器1420的输出电压信号而产生源极线电压VSL。源极线路驱动器1430b可以在待机和/或省电模式期间被禁用。
[0090]源极线驱动器1430b包括并联耦接在差分放大器1420的输出节点与源极线驱动器1430b的输出节点之间的多个第一电路。第一电路中的每一个包括分别串联连接到选项金属块(option metal) 1435a、1436a、1437a、和 1438a 的驱动器 1431、1432、1433、和 1434。源极线驱动器1430b可以被制造为与驱动器1431、1432、1433、和1434结合而选择性地包括选项金属块1435a、1436a、1437a、1438a的一个或多个。特定的选项金属块的不存在将有效地切断源极线驱动器1430b中的相应驱动器的输出节点。
[0091]使用熔丝或选项金属块，包括图14和15中所示的源极线电压产生器1400的MRAM设备1000可以控制源极线驱动电压的幅度。
[0092]图16是示出可以被包括在图1的MRAM设备1000中的列译码器1300的一个示例的电路图。
[0093]参考图16，列译码器1300包括译码单元1310和功率门控单元1320。译码单元1310对列地址ADDR_Y进行译码，并且产生对应的译码的列地址DCAl和DCA2。功率门控单元1320对译码的列地址DCAl和DCA2执行功率门控操作，以产生列选择信号CSL。
[0094]在图16所示的示例中，功率门控单元1320包括NAND电路1321、第一反相器1322、第二反相器1323、和第三反相器1324。NAND电路1321可以对第一译码的列地址DCAl和第二译码的列地址DCA2执行逻辑NAND运算。第一反相器1322响应于虚拟电源电压VPWR而操作，并且将由NAND电路1321输出的信号的相位反转。第二反相器1323响应于虚拟的接地电压VGND而操作，并且将由第一反相器1322输出的信号的相位反转。第三反相器1324也响应于虚拟电源电压VPWR而操作，并且将由第二反相器1323输出的信号的相位反转。
[0095]在本发明概念的特定实施例中，在预充电模式期间，虚拟电源电压VPWR和虚拟接地电压VGND不被施加到功率门控单元1320。
[0096]虽然上述的实施例涉及其中将功率门控操作应用于图1的MRAM设备1000的列译码器1300的示例，但是功率门控操作也可以被应用于行译码器1200、地址输入缓冲器1100、命令译码器1050、写驱动器1520、I/O读出放大器1600、和I/O电路1700。
[0097]图17是根据本发明概念的另一实施例的MRAM设备2000的框图。
[0098]参考图17，MRAM设备2000包括命令译码器1050、地址输入缓冲器1100、行译码器1200、列译码器1300、源极线电压产生器1400、存储单元阵列1500、I/O读出放大器1600、I/O电路1700、和源极线焊盘(PAD_SL) 1060。
[0099]相对于图1中的MRAM，图17的MRAM设备2000进一步包括源极线焊盘1060，其被配置为将外部电压提供到MRAM设备2000中的STT-MRAM单元的源极线上。由于MRAM设备2000进一步包括源极线焊盘1060，MRAM设备2000可以在MRAM设备2000的制造过程中(例如，在晶片级和/或在封装之前的芯片级)通过源极线焊盘1060施加外部电压并且测试存储单元阵列1500的特性。
[0100]图18是根据本发明概念的特定实施例的包括源极线电压产生器的MRAM设备的布局图。
[0101]参考图18，半导体存储器芯片2200通常包括四个(4个)存储体:存储体A、存储体B、存储体C、和存储体D。包括多个STT-MRAM单元的单元阵列可以相对于四个存储体来布置。行译码器2220和列译码器2230可以被布置为与四个存储体中的每一个相邻。此外，某些连接焊盘(PAD)被布置在半导体存储器芯片2200的至少一个边缘上，以及布置在半导体存储器芯片2200中央的周边区域(peripheral region)中。如本领域技术人员将理解的，需要多种不同的焊盘来与外部电路通信各种信号(例如，功率、地址、数据、和控制信号)。
[0102]另外，源极线电压产生器2241和2242可以被布置在位于半导体存储器芯片2200中央的周边区域处。虽然图18仅示出两个(2个)源极线电压产生器2241和2242，但是可以相对于一个或多个存储体提供任何合理数量的源极线电压产生器。在本发明概念的特定实施例中，存储体的每一个将会通过相应的源极电压产生器而独立地提供源极线驱动电压。或者，一个源极线电压产生器可以由半导体存储器芯片2200的两个或多个(也可能是全部)存储体来共享。
[0103]图18所示的实施例中，行译码器2220沿宽度方向布置，而列译码器2230沿半导体存储器芯片2200的长度方向布置。此外，假设分别分配给两个宽度方向上相邻的存储体的行译码器2220被布置为彼此相邻，并且共享在其间的控制线(未示出)。
[0104]半导体存储器芯片2200中所示的存储体的数量(例如，4个)是任意的，并且本领域的技术人员将会认识到，任何合理的存储体的数量和布置可以应用到本发明概念的其他实施例中。
[0105]图19是根据本发明概念的实施例的MRAM设备3000的框图。
[0106]参考图19，MRAM设备3000包括命令译码器1050、地址输入缓冲器1100、行译码器1200、列译码器1300、源极线电压产生器1400、存储单元阵列1500、I/O读出放大器1600、I/O电路1700、和内部电压产生电路1070。
[0107]内部电压产生电路1070可以由于产生MRAM设备3000的电路块所需的各种电压。内部电压产生电路1070可以响应于外部提供的电压(VEXT)而产生内部电压。
[0108]图20是示出可以被包括在图19的MRAM设备3000中的内部电压产生电路1070的一个示例的电路图。
[0109]参考图20，内部电压产生电路1070包括第一至第十三内部电压产生器1071到1083。
[0110]第一内部电压产生器1071可以响应于外部电压VEXT而产生用于存储单元阵列的体电压(bulk voltage)VBB_CELL。第二内部电压产生器1072可以响应于外部电压VEXT而产生用于为位线和本地I/O线预充电所需的偶数预充电电压VBLE。第三内部电压产生器1073可以响应于外部电压VEXT而产生为位线和本地I/O线预充电所需的奇数预充电电压VBL0。第四内部电压产生器1074可以响应于外部电压VEXT而产生用于禁用存储单元阵列的隔离栅极所需的绝缘栅极禁用电压VBBIS0。第五内部电压产生器1075可以响应于外部电压VEXT而产生写驱动器电源电压VINTWD。第六内部电压产生器1076可以响应于外部电压VEXT而产生写驱动器接地电压VSSWD。第七内部电压产生器1077响应于外部电压VEXT而产生读偏置电压VINTLSA。第八内部电压产生器1078响应于外部电压VEXT而产生读预充电电压VINTLP。第九内部电压产生器1079响应于外部电压VEXT而产生单位增益放大电压VINT0P。第十内部电压产生器1080响应于外部电压VEXT而产生位线钳位电压VREAD。第十一内部电压产生器1081响应于外部电压VEXT而产生读钳位栅极电压VCMP。第十二内部电压产生器1082响应于外部电压VEXT而产生读出放大器的高参考电压VREFJL第十三内部电压产生器1083响应于外部电压VEXT而产生读出放大器的低参考电压VREF_L。
[0111]图21、22、和23是示出包括根据本发明概念的实施例的一个或者多个MRAM设备的存储模块4100、4200、和4300的示意图。
[0112]参考图21中，存储器模块4100包括印刷电路板(PCB)4110、多个MRAM芯片4120、以及连接器4130。可以在印刷电路板4110的顶面和底面提供多个MRAM芯片4120。连接器4130可以用于通过导线(未示出)电连接多个MRAM芯片4120。另外，连接器4130可以连接到外部主机的插槽。
[0113]参考图22，存储器模块4200包括印刷电路板4210、多个MRAM芯片4220、连接器4230、以及多个缓冲器4240。多个缓冲区4240中的每一个可以被布置在MRAM芯片4220的相应一个与连接器4230之间。
[0114]可以在印刷电路板4210的顶表面和底表面提供MRAM芯片4220和缓冲器4240。形成在印刷电路板4210的顶表面和底表面上的MRAM芯片4220和缓冲器4240可以通过多个通孔而连接。
[0115]参考图23，存储器模块4300包括印刷电路板4310、多个MRAM芯片4320、连接器4330、多个缓冲器4340，以及布置在中央的控制器4350。
[0116]可以在印刷电路板4310的顶表面和底表面提供MRAM芯片4320和缓冲器4340。形成在印刷电路板4310的顶表面和底表面上的MRAM芯片4320和缓冲器4340可以通过多个通孔而连接。
[0117]图24是包括根据本发明概念的实施例的多个半导体层的堆叠半导体设备4400的透视图。图21到图23的存储器模块4100、4200、和4300中，MRAM芯片4120、4220、和4320中的每一个可以包括多个半导体层LAl至LAn。
[0118]在堆叠半导体设备4400中，多个堆叠的半导体层LAl至LAn可以通过娃通孔(TSV) 4420而彼此连接。半导体层LAl至LAn的每一个可以包括包含STT-MRAM单元的单元阵列4410。
[0119]图25是包括根据本发明概念的实施例的MRAM设备4520的存储器系统4500的一般框图。
[0120]参考图25，存储器系统4500包括存储器控制器4510和MRAM设备4520。
[0121]存储器控制器4510可以用于产生经由一个或多个总线提供给MRAM设备4520的一个或多个地址信号(ADD)和命令信号(CMD)。还可以通过一个或多个总线在存储器控制器4510与MRAM设备4520之间传达数据DQ。
[0122]MRAM设备4520可以是根据本发明概念的实施例的MRAM设备，并且包括源极线电
压产生器。
[0123]图26是示出包括根据本发明概念的实施例的MRAM设备和光链路的存储器系统4600的框图。
[0124]参考图26，存储器系统4600可以包括控制器4620、MRAM设备4630、以及被配置为将控制器4620与MRAM设备4630互连的多个光链路4610a和4610b。控制器4620可以包括控制单兀4621、第一发射器4622、和第一接收器4623。控制单兀4621可以发送控制信号SNl到第一发射器4622。
[0125]第一发射器4622可以包括第一光调制器4622_1，其可以将作为电信号的控制信号SNl转换成第一光传输信号0PT1,并且将第一光传输信号OPTl发送到光链路4610a。
[0126]第一接收器4623可以包括第一光解调器4623_1，其可以将从光链路46 IOb接收到的第二光接收信号0PT2’转换为作为电信号的数据信号SN2，并且发送数据信号SN2到控制单元4621。
[0127]MRAM设备4630可以包括第二接收器4631、存储单元阵列4632、和第二发射器4633。第二接收器4631可以包括第二光调制器4631_1，其可以将从光链路4610A接收到的第一光接收信号0PT1’转换为作为电信号的数据信号SNl，并且发送数据信号SNl到存储单元阵列4632。
[0128]在存储单元阵列4632中，可以在控制信号SNl的控制下写入数据，或者可以将存储单元阵列4632输出的数据信号SN2发送到第二发射器4633。
[0129]第二发射器4633可以包括第二光调制器4633_1，其可以将作为电信号的数据信号SNl转换成第二光传输信号0PT2,并且发送第二光传输信号0PT2到光链路4610b。
[0130]图27是示出包括根据本发明概念的实施例的MRAM设备的信息处理系统的框图。
[0131]参考图27，MRAM设备4711可以被安装在计算机系统中，诸如移动设备或桌面计算机。信息处理系统4700可以包括电阻存储器系统4710、调制解调器4720、中央处理单元(CPU) 4750、RAM4740、以及用户接口 4730，其可以电连接到系统总线4760。
[0132]电阻存储器系统4710可以包括MRAM设备4711和存储器控制器4712。由CPU4750处理的数据或从外部输入的数据可以被存储在MRAM设备4711中。
[0133]MRAM设备4711或RAM4740中的至少一个可以被应用于包括MRAM单元的半导体存储器设备。即，包括STT-MRAM单元的的半导体存储器设备可以被应用于被配置为存储信息处理系统4700所需的大量数据的MRAM设备4711、或者被配置为存储需要被迅速地存取的数据(即，系统数据)的RAM4740。虽然图27中未示出，但是对于本领域的普通技术人员而言显而易见的是，可以进一步在信息处理系统4700中提供应用芯片组、相机图像处理器(CIP)、和输入/输出(I/O)设备。
[0134]图28是示出包括根据本发明概念的实施例的MRAM设备的另一个信息处理系统的框图。
[0135]参考图28，包括STT-MRAM单元的MRAM设备4810可以被安装在计算机系统4800中，诸如移动设备或桌面计算机。计算机系统4800可以包括MRAM设备4810、CPU4850、以及用户接口 4830，其可以电连接到系统总线4860。
[0136]STT-MRAM存储器可以是满足动态RAM (DRAM)的低成本大容量特性、静态RAM(SRAM)的操作速度、以及闪速存储器的非易失性特性的高级存储器。因此，虽然常规系统需要额外的具有高处理速度的高速缓冲存储器和被配置为存储大量的数据的附加大容量存储器(例如，RAM)，但是高速缓冲存储器和大容量存储器可以被根据本发明概念的实施例的MRAM设备来取代。S卩，由于包括MRAM的存储器设备可以迅速地存储大容量的数据，可以将计算机系统配置为比现有技术更加简单。
[0137]本发明的概念可以被应用于半导体器件，特别地，应用于MRAM设备和包括其的存储器系统。
[0138]根据本发明概念的实施例的MRAM设备包括配置为响应于外部电源电压而产生源极线驱动电压的源极线电压产生器，使得可以减小将外部设备连接到MRAM所需的焊盘的数量。构成源极线电压产生器的部分或全部电路块可以在待机和/或省电模式期间被禁用。根据本发明概念的实施例的包括源极线电压产生器的MRAM设备能够控制源极线驱动电压的幅度。另外，可以相对于多个存储体分开布置一个或多个源极线电压产生器，以减少源极线的噪音水平。
[0139]根据本发明概念的实施例的MRAM设备能够将功率门控应用于电路块，诸如列译码器，从而降低功耗。此外，根据本发明概念的实施例的MRAM设备包括被配置为向包括在MRAM设备中的电路块提供内部电压的内部电压产生电路。
[0140]以上是对实施例的说明，并且不应被解读为对其的限制。虽然已经描述了一些实施例，但是本领域技术人员不难理解，可以进行许多修改而不实质脱离新颖性教示和优点。因此，意图将所有的这样的修改包括在由权利要求限定的本发明概念的范围内。
【权利要求】
1.一种磁阻随机存取存储器MRAM设备，包括: 存储单元阵列，其包括多个自旋转移扭矩磁随机存取存储器STT-MRAM单元和公共连接到该多个STT-MRAM单元的源极线，该存储单元阵列被配置为响应于字线驱动信号和列选择信号而工作； 地址输入缓冲器，其被配置为基于外部地址产生行地址和列地址； 行译码器，其被配置为对行地址进行译码，并且基于译码的行地址产生字线驱动信号; 列译码器，其被配置为对列地址进行译码，并且基于译码的列地址产生列选择信号；以及 源极线电压产生器，其被配置为响应于外部电源电压而产生源极线驱动电压，并且向该源极线提供源极线驱动电压。
2.如权利要求1所述的设备，其中，构成该源极线电压产生器的多个电路块中的至少一个在待机模式和省电模式的至少一个期间被禁用。
3.如权利要求2所述的设备，其中，所述多个电路块中的至少一个响应于模式寄存器设置MRS信号而被禁用。
4.如权利要求1所述的设备，其中，该源极线电压产生器包括: 参考电压产生器，其被配置为产生上限和下限； 差分放大器，其被配置为反馈 源极线电压，放大源极线电压与上限之间的差以产生第一电压信号，并且放大源极线电压与下限之间的差以产生第二电压信号；以及 源极线驱动器，其被配置为响应于第一电压信号和第二电压信号而产生源极线电压。
5.如权利要求4所述的设备,其中，该差分放大器响应于模式寄存器设置MRS信号而被
6.如权利要求4所述的设备，其中，该源极线驱动器在待机模式和省电模式的至少一个期间被禁用。
7.如权利要求6所述的设备，其中，该源极线驱动器响应于模式寄存器设置MRS信号而被禁用。
8.如权利要求4所述的设备，其中，该源极线驱动器包括: 多个并联连接的驱动器，其中，所述多个驱动器中的驱动器响应于模式寄存器设置MRS信号而被选择性地禁用。
9.如权利要求4所述的设备，其中，该源极线驱动器包括: 多个第一电路，并联连接在该差分放大器的至少一个输出节点与该源极线驱动器的输出节点之间，其中，所述多个第一电路中的每一个包括连接到熔丝的驱动器。
10.如权利要求4所述的设备，其中，该源极线驱动器包括: 多个第一电路，并联连接在该差分放大器的至少一个输出节点与该源极线驱动器的输出节点之间，其中，所述多个第一电路中的每一个包括串联连接到选项金属块的驱动器。
11.如权利要求10所述的设备,其中，所述多个第一电路的每一个中的选项金属块在MRAM的制造期间被选择性地提供，使得该选项金属块的不存在将相应的驱动器与源极线驱动器的输出节点切断。
12.如权利要求1所述的设备，其中，该列译码器包括:译码单元，其被配置为将列地址译码，并且产生译码的列地址；以及 功率门控单元，其被配置为对译码的列地址执行功率门控操作，并且产生列选择信号。
13.如权利要求1所述的设备，进一步包括源极线焊盘，其被配置为将外部电压施加到源极线。
14.如权利要求1所述的设备，进一步包括内部电压产生电路，其被配置为响应于外部电压而产生内部电压，并且将该内部电压提供给存储单元阵列。
15.如权利要求1所述的设备，其中，MRAM是堆叠存储器设备，其中多个半导体层被配置为通过至少一个硅通孔TSV传达数据和控制信号。
16.一种磁阻随机存取存储器MRAM设备，包括: 存储单元阵列，其包括共同连接到源极线的多个自旋扭矩转移磁随机存取存储器STT-MRAM单元，其中该存储单元阵列以多个存储体布置在基板上，并且所述多个STT-MRAM单元中的每一个被配置为响应于字线驱动信号和列选择信号而工作； 行译码器，其被配置为对行地址进行译码，并且基于译码的行地址产生字线驱动信号; 列译码器，其被配置为对列地址进行译码，并且基于译码的列地址产生列选择信号；以及 源极线电压产生器，其被配置为向该源极线提供源极线驱动电压。
17.如权利要求16所述的设备，其中，该行译码器被布置在所述多个存储体当中的第一存储体和第二存储体之间的基板上，其中第一存储体和第二存储体沿字线方向彼此相邻。
18.如权利要求17所述的设备，其中，该行译码器包括向第一存储体提供第一字线驱动信号的第一行译码器和向第二存储体提供第二字线驱动信号的第二行译码器， 第一行译码器和第二行译码器在第一存储体与第二存储体之间相邻布置。
19.如权利要求17所述的设备，其中，该列译码器被布置在所述多个存储体当中的第一存储体和第三存储体之间的基板上，其中第一存储体和第三存储体沿位线方向彼此相邻。
20.如权利要求19所述的设备，其中，该列译码器包括向第一存储体提供第一列选择信号的第一列译码器和向第三存储体提供第三列选择信号的第二列译码器， 第一列译码器和第二列译码器被布置在第一存储体与第三存储体之间。
21.如权利要求20所述的设备，其中，该源极线电压产生器被布置在第一列译码器与第二列译码器之间的基板上。
22.—种存储器系统,包括: 存储器控制器，其被配置为产生控制磁阻随机存取存储器MRAM设备的操作的地址和控制信号，其中，该MRAM包括: 存储单元阵列，其包括多个自旋转移扭矩磁随机存取存储器STT-MRAM单元和共同连接到该多个STT-MRAM单元的源极线，该存储单元阵列被配置为响应于字线驱动信号和列选择信号而工作； 地址输入缓冲器，其被配置为基于外部地址产生行地址和列地址； 行译码器，其被配置为对行地址进行译码，并且基于译码的行地址产生字线驱动信号; 列译码器，其被配置为对列地址进行译码，并且基于译码的列地址产生列选择信号；以及 源极线电压产生器，其被配置为响应于外部电源电压而产生源极线驱动电压，并且向该源极线提供源极线驱动电压。
23.如权利要求22所述的存储器系统，其中，构成该源极线电压产生器的多个电路块中的至少一个在待机模式和省电模式的至少一个期间被禁用。
【文档编号】G11C11/16GK103489474SQ201310218479
【公开日】2014年1月1日 申请日期:2013年6月4日 优先权日:2012年6月12日
【发明者】金惠珍, 姜相圭, 孙东贤, 金东珉, 李圭灿 申请人:三星电子株式会社