高速高可靠性多端口存储器的制造方法
【专利摘要】本发明的部分内容是一种电容负载平衡的单一位线读取多端口寄存器存储单元，该存储单元内部锁存器的两个节点具有相同的结构和相同的寄生电容，写端口是差分位线，读端口是单一位线，一半的读端口位线耦合到锁存器的一个节点，一半的读端口位线耦合到锁存器的另一个节点。本发明的另一部分是给出多端口存储器的高速逻辑设计。
【专利说明】高速高可靠性多端口存储器
【技术领域】
[0001]【技术领域】是用于随机存取的多端口寄存器存储单元.尤其，【技术领域】是具有高速高稳定性的多端口寄存器存储单元和使用该单元设计的高速存储器.
【背景技术】
[0002]多端口寄存器用于并行指令集中央处理器，和通讯芯片中.其功能是可以同时对不同的地址和同一地址的存储单元进行写或读，因此要求每一个存储单元有多个写端口和多个读端口.写端口和读端口的个数决定于同时有多少个地址同时写和读.一般多端口写和读的端口都是偶数，如2，4，6，8.也有奇数的情况.区别于多端口寄存器的单端口存储器的存储单元如图1所示，由两个对称的反相器构成的锁存器和两个读写开关晶体管构成.位线BL和其互补位线BLB用来传递写入数据和差分读取数据，字线WLlOl用来控制开关晶体管M105和M106.该存储单元的设计是由M101，M102构成的反相器和由M103，M104构成的反相器的几何尺寸和物理特性相同，两个开关晶体管M105和M106的几何尺寸和物理特性相同，并且节点NllOl和N1102的物理环境是对称的，M101，M102构成的反相器和由M103，M104构成的反相器是该存储单元的数据锁存单元.差分读写数据共用位线BLlOl和BL101B.同时一个读和一个写的寄存器的双端口存储器的存储单元可以设计成如图2所示.写数据通过位线WBL201和WBL201B传递，写字线WWL201控制写开关晶体管M202和M203.读数据通过读位线RBL201和RBL201B进行差分放大.读字线RWL201控制读开关晶体管M201和M204.
[0003]对于多个写和多个读的多端口寄存器，尤其是读端口多于写端口的存储单元通常采用如图3所示的结构.写位线采用差分位线.为了节省位线的个数，进而减小存储单元的面积，读位线采用单一位线读取.图3所示的存储单元300是两读，两写的多端口寄存器的存储单元，写位线是(WBL301, WBL301B)和(WBL302, WBL302B)，读位线是RBL301和RBL302,当读字线RWL301，RWL302被选中处于高电平时，开关晶体管M310和M312处于开通状态，存储在节点N3101的数据或数据的反向值分别通过晶体管M309和M311分别由位线RBL301和RBL302读出.图4是图3的变化设计，反相器1401是为了提高反相器1402的驱动能力和隔离位线RBL401和位线RBL402对节点N4101的噪声干扰.传统上两个以上读端口的多端口寄存器的存储单元通常采用如图3或图4的结构.
[0004]图3和图4所示的多端口寄存器的存储单元结构的主要缺点是1.锁存器的两个节点(如图3中的N3101和N3102，图4中的N4101和N4102)的电容值不对称，驱动读的节点(如图3中的N3101，图4中的N4101)的电容值大于锁存器的另一节点(如图3中的N3102,图4中的N4102)，所以对该节点的充放电时间偏长，导致写入数据的时间增长，当读的端口增多时尤为严重.2.驱动读的节点受到更大的来自位线的噪声的干扰.如驱动的节点(如图3中的N3101)锁存的数据为低电平，节点N3103和节点N3104为低电平，当读取数据时，读位线(如图3中的RBL301，RBL302)被预充电到高电平，读字线RWL301，RWL302被选中处于高电平时，开关晶体管M310和M312处于开通状态，位线电压将通过晶体管M310和M312传到节点N3103和节点N3104，节点N3103和节点N3104的电位突然由低电位变成高电位，并通过读驱动晶体管图3中的M309和M311的栅极和漏极的密勒(Miller)电容耦合到驱动的节点图3中的N3101使其电位上升，因此抗噪声的能力下降.
[0005]本发明是为了改进多端口寄存器的该结构存储单元的上述缺点.并且给出使用该存储单元设计的高速存储器。
【发明内容】
[0006]多端口寄存器的存储单元可以支持多端口寄存器同时进行多个端口的数据写入和多个端口的数据读出.
[0007]多端口寄存器的存储单元包括:由两个反相器构成的锁存器，其中两个反相器的输出都连接另一个反相器的输入；对应于写端口个数的开关N型晶体管对，每一对开关晶体管的源(漏)分别连接在锁存器的两个反相器的输出(输入)的节点，该对开关晶体管的漏(源)分别连在写数据的位线和其互补数据的位线上，该对开关晶体管的栅极连接在写控制的字线上；对应于读端口个数的N型晶体管对；对应于读端口个数的N型晶体管对用来读取存在锁存器中的数据，读端口个数大于或等于2，当读端口个数是偶数时，其中一半的N型晶体管对耦合到锁存器的一个节点，另一半的N型晶体管对耦合到锁存器的另一个节点，这样锁存器的两个节点的电容负载相同，当读端口个数是奇数时，其中耦合到锁存器的一个节点的N型晶体管对数比耦合到锁存器的另一个节点的N型晶体管对数多一对，当读端口是偶数时锁存器的两个节点的电容负载相同，当读端口是奇数时锁存器的两个节点的电容负载相近；
[0008]对应于一半读端口个数的N型晶体管对，每对晶体管中的一个的漏极连接到低电位电源，另一个的源极连到对应于一个读端口读位线，漏极连接到低电位电源的晶体管的源极与源极连到读位线的晶体管的漏极相连接，源极连到读位线的晶体管的栅极连接到对应于该读端口的读字线，漏极连接到低电位电源的晶体管的栅极接到锁存器的一个节点读取存储在锁存器中的数据；对应于另一半读端口个数的N型晶体管对，每对晶体管中的一个的漏极连接到低电位电源，另一个的源极连到对应于一个读端口读位线，漏极连接到低电位电源的晶体管的源极与源极连到读位线的晶体管的漏极相连接，源极连到读位线的晶体管的栅极连接到对应于该读端口的读字线，漏极连接到低电位电源的晶体管的栅极接到锁存器的另一个节点读取存储在锁存器中的数据的反向值(互补值).
[0009]使用负载平衡的多端口存储单元设计的存储器采用哑存储例作为读数据使能信号产生单元，该单元也是由读地址线驱动，但是该哑存储例对位线的放电速度比较快，所以可以用作数据读取放大所存单元的使能信号。
【专利附图】
【附图说明】
[0010]图1图示了一个依照现有技术的单端口的差分读写存储单元电路原理图；
[0011]图2图示了一个依照现有技术的双端口的差分读写存储单元电路原理图；
[0012]图3图示了一个依照现有技术的四端口存储单元电路原理图，其中两个差分位线写端口，两个单一位线读端口 ；
[0013]图4图示了一个依照现有技术的四端口存储单元电路原理图，其中两个差分位线写端口，两个单一位线读端口和一个连在锁存单元和读取数据晶体管中间的反相器；
[0014]图5图示了一个依照本发明的三端口存储单元电路原理图，其中包括一个差分位线写端口，两个单一位线读端口，读端口位线通过读取数据晶体管分别耦合到锁存器的数据和反向(互补)数据两个节点；
[0015]图6图示了一个依照本发明的三端口存储单元电路原理图，其中包括一个差分位线写端口，两个单一位线读端口，读端口位线通过读取数据晶体管和反相器分别耦合到锁存器的数据和反向(互补)数据两个节点.
[0016]图7图示了多端口存储器的设计原理图，包括存储阵列、译码逻辑、读取放大器使能信号的产生单元和读取放大器和数据写入单元。
[0017]具体的实施形式
[0018]如图5所示，三端口静态寄存器的存储单元包括:由包括M501，M502的反相器I和由包括M503，M504的反相器II构成的锁存单元用来保存数据，反相器I和II的尺寸完全相同，各包含一个P型晶体管M501，M503和一个N型晶体管M502，M504其中N型晶体管M502, M504的驱动能力是P型晶体管M501，M503的四倍。N型晶体管M505和M506的尺寸相同，并且是反相器I和II中的N型晶体管M502，M504的驱动能力的一半，M505和M506由字线WWL501控制起开关的作用，当字线WWL501的电位处于逻辑高电平时，N型晶体管M505和M506处于开通状态，在写位线WBL501和互补写位线WBL501B上的数据和数据的反相值(互补值)通过N型晶体管M505和M506写入锁存单元的节点N5101和N5102，节点N5101的数据和节点N5102的数据反相值(互补值)由反相器I和II构成的锁存器保存.两个读端口分别通过两组相同尺寸的N型晶体管耦合到保存数据的节点N5101和保存数据的反相值(互补值)的节点N5102.N型晶体管M507和M508的尺寸相同，所以M507对节点N5101和M508对节点N5102的负载电容是相同的.因此对节点N5101和N5102写入I和O的延迟同对节点N5101和N5102写入O和I的延迟是相同的.具体的原因是对锁存器的写入操作是以对锁存器的一个节点写入O (低电平)为主，而对另一个节点写入I (高电平)为辅.如果写入数据是逻辑I的情况，位线WBL501为高电平，互补位线WBL501B为低电平，节点N5101被写入高电平，节点N5102被写入低电平.具体的写入过程是WBL501B保持在低电平，M506处于导通，如果反相器I I中的P型晶体管M503原先处于开通状态，电源的高电位通过P型晶体管M503连接到节点N5102，当M506导通后，节点N5102通过M506连接到低电位电源.由于M506的驱动能力大于P型晶体管M503的驱动能力，节点N5102从原来的高电位向低电位下降，从高电位向低电位下降的速度与节点N5102的寄生负载电容值成正比，低电位节点N5102驱动反相器I，开通P型晶体管M501，关断N型晶体管M502，使节点N5101向高电位上升，N5101的高电位开通N型晶体管M504，关断P型晶体管M503，通过反相器II保持节点N5102变成低电位，完成写的过程，位线WWL501由高电平降为低电位，关闭M505和M506，节点N5101和N5102的数据由反相器I和II保存.由于图5中节点N5101和N5102的电容相同，所以向节点N5101写低电平和向节点N5102写低电平的时间是一样的.相反如图3所示节点N3101比节点N3102多两个晶体管M309和M311的电容负载，对节点N3101写入低电平的时间比对节点N3102写入低电平的时间要长，当读端口的个数增多，连接节点N3101的读数据晶体管的个数增多，电容负载增多，对节点N3101写入低电平的时间更加增长.本发明的设计如图5中锁存器的两个节点N5101和N5102和图6中锁存器的两个节点N6101和N6102的负载电容值是相同的，因此写入数据I和写入数据O所需要的时间是相同的.如果读端口的个数是奇数，耦合到一个节点N5101的读端口个数比耦合到另一个节点N5102的读端口个数多一个或少一个，通过调整N507和N508尺寸的比例使两个节点的读晶体管的电容负载值的总和相同，最大限度平衡两个节点的电容负载.
[0019]图7是多端口存储器的具体实现逻辑原理图。703是存储单元阵列、701和704是读和写的地址二级译码逻辑；702是读数据放大锁存器的使能信号产生单元，该单元由读数据地址线驱动，所以该单元的驱动信号共用产生地址线的全部逻辑，因此时间延迟也完全相同。
[0020]尽管本参考例示的实施说明了电容负载平衡的单位线读取多端口寄存器存储单元，但对于熟悉本领域的技术人员而言，显然可进行多种变形，并且本发明公开旨在覆盖其所有的变形。
【权利要求】
1.一种多端口寄存器的存储单元，包括: 由两个反相器构成的锁存器，其两个反相器的输出都连接另一个反相器的输入，一个反相器的输出为锁存器的第一节点，令一个反相器的输出为锁存器的第二节点； 写端口位线和互补位线，其位线通过一第一写晶体管耦合到锁存器的第一节点，互补位线通过一第二写晶体管耦合到锁存器的第二节点； 对应写端口个数的写字线； 多个读端口位线，其第一部分端口位线的每一位线通过一对读晶体管耦合到锁存器的第一节点，其第二部分端口位线的每一位线通过一对读晶体管耦合到锁存器的第二节点；和 对应读端口个数的读字线。
2.根据权利要求1所述的多端口寄存器的存储单元，每一写端口的位线连接一第一晶体管的源(漏)极，每一写端口的互补位线连接一第二晶体管的源(漏)极，第一晶体管的漏(源)极连接锁存器的第一节点，第二晶体管的漏(源)极连接锁存器的第二节点，第一晶体管和第二晶体管的栅极连接该端口的写字线上。
3.根据权利要求2所述的多端口寄存器的存储单元，其第一晶体管和第二晶体管的几何尺寸和驱动能力相同。
4.根据权利要求1所述的多端口寄存器的存储单元，其读端口个数是偶数，其中一半的读端口位线通过读晶体管对耦合到锁存器的第一节点，另一半的读端口位线通过读晶体管对耦合到锁存器的第二节点。
5.根据权利要求1所述的多端口寄存器的存储单元，其读端口个数是奇数，其中通过读晶体管对耦合到锁存器的第一节点的读端口位线数比耦合到锁存器的另一个节点的读端口位线数多一个。
6.根据权利要求1所述的多端口寄存器的存储单元，其读端口个数是奇数时，其中通过读晶体管对耦合到锁存器的第一节点的读端口位线数比耦合到锁存器的另一个节点的读端口位线数少一个。
7.根据权利要求1所述的多端口寄存器的存储单元，其中对应每一读端口位线的一对读晶体管中的第一个晶体管的漏极连接低电位电源，第二个晶体管的源极连接读端口位线，第一个晶体管的源极与第二个晶体管的漏极相连接，第二个晶体管的栅极连接对应于该读端口的读字线，第一个晶体管的栅极接锁存器的第一节点或第二节点。
8.根据权利要求1所述的多端口寄存器的存储单元，其中对应每一读端口位线的一对读晶体管是N型晶体管。
9.根据权利要求4所述的多端口寄存器的存储单元，其中耦合到锁存器的第一节点的每一对读晶体管的几何尺寸和驱动能力与耦合到锁存器的第二节点的每一对读晶体管的几何尺寸和驱动能力相同。
10.根据权利要求5所述的多端口寄存器的存储单元，其中耦合到锁存器的第一节点的每一对读晶体管的几何尺寸和驱动能力的总和与耦合到锁存器的第二节点的每一对读晶体管的几何尺寸和驱动能力的总和相同。
11.一种多端口存储器，包括: 由地址字线驱动的读数据放大器使能信号产生逻辑电路单元； 存储单元阵列； 连接存储单元阵列的读数据位线； 连接存储单元阵列的字线；和 产生地址字线的译码逻辑电路。
12.根据权利要求11所述的多端口存储器，其中读数据放大器使能信号产生逻辑电路单元的结构与连接存储单元阵列的读数据位线的结构相一致。
【文档编号】G11C11/416GK104464799SQ201310438055
【公开日】2015年3月25日 申请日期:2013年9月24日 优先权日:2013年9月24日
【发明者】黄效华 申请人:黄效华, 无锡恒宇微电子科技有限公司