存储器电路及其操作方法
【专利摘要】本发明公开了一种存储器电路及其操作方法，该存储器电路包含耦接至一存储器阵列的多个地址线，其中包括在一擦除操作中被取消选取的一具有一个或多个地址线的第一组地址线，以及在该擦除操作中被选取的一具有一个或多个地址线的第二组地址线。该控制电路耦接该第一组地址线至一接地电压，以响应一用以执行该擦除操作的擦除指令。其他例子更包含一可切换地将一个地址线耦合到一个全局的地址线的一第一晶体管，以及一可切换地将一个地址线耦接至一个接地电压的一第二晶体管。该控制电路可耦接至该第一晶体管与该第二晶体管，而该控制电路具有一多个模式，其中至少包含一擦除操作。
【专利说明】存储器电路及其操作方法
【技术领域】
[0001]本发明与地址线驱动器电路有关，尤其是一种用于选取和取消选取地址线的存储器电路及其操作方法。
【背景技术】
[0002]在一个传统的存储器设计中，被取消选取而未被选取的地址线自接受擦除指令一直到完成擦除操作之期间会处于浮动的状态。在这个设计中，被取消选取的地址线会受到邻近的被选取的地址线在进行擦除操作时所产生的扰动。
[0003]如何处理被取消选取的地址线在进行擦除操作时所受到的扰动，是一个重要的课题。
[0004]在另一个传统的存储器设计中，如U.S.Patent N0.5，801, 991第9行的第40-54列所记载，一个地址线会被选取或取消选取。然而在该设计中，将地址线与不同的电压耦合在一起的逻辑，会与地址线驱动器和相关的输出电路分开，但会与列译码器或是进一步与来自地址线结合在一起。这样的逻辑让控制地址线驱动器的信号变的复杂。
[0005]如何解决用以耦接地址线至各电压的逻辑位置问题，是一个重要的课题。
【发明内容】
[0006]本发明的一个方面为提供一个包括一存储器电路的一装置，其中存储器电路包含:耦接至一存储器阵列的一多个地址线以及控制电路。该多个地址线包括在一擦除操作中被取消选取的一具有一个或多个地址线的第一组地址线，以及在该擦除操作中被选取的一具有一个或多个地址线的第二组地址线。该控制电路在响应一用以执行该擦除操作的擦除指令时，耦接该具有一个或多个地址线的第一组地址线至一参考电压。
[0007]本发明的另一个方面为提供一种存储器操作方法，包含:
[0008]响应一用以执行该擦除操作的擦除指令时，耦接一参考电压至耦接于一存储器阵列的一多个地址线中的一具有一个或多个地址线的第一组地址线，该具有一个或多个地址线的第一组地址线在该擦除操作中被取消选取。
[0009]在一个实施例中，该控制电路在响应该用以执行该擦除操作的擦除指令时，先预充该具有一个或多个地址线的第一组地址线至该参考电压并在擦除该具有一个或多个地址线的第二组地址线之前，将该具有一个或多个地址线的第一组地址线浮动。
[0010]在一个实施例中，该控制电路在响应该用以执行该擦除操作的擦除指令时，在预充该具有一个或多个地址线的第一组地址线至该参考电压一段时间后，再将该具有一个或多个地址线的第一组地址线由该参考电压充电至一提升电压。
[0011]本发明技术的多个实施例中，更包括一可切换式地将一多个地址线中的一地址线耦接至一全局地址线的第一晶体管，以及一可切换式地将一地址线耦接至一个接地电压的一第二晶体管。该控制电路可耦接至该第一晶体管和该第二晶体管。该控制电路在有多个模式，其中至少包含一擦除操作。在第一模式下，该第一晶体管将该多个地址线中的该地址线耦接至该全局的地址线，而该第二晶体管的地址线与该接地电压解耦合。在第二模式下，该第一晶体管的该多个地址线中的该地址线与该全局地址线解耦合，而第二晶体管的地址线则耦接至该接地电压。
[0012]在本发明技术的一个实施例中，擦除操作中模式的切换，取决于该多个地址线中的地址线是被选取或是被取消选取。响应于擦除操作下的该多个地址线中的地址线被选取的状况，控制电路会处于相对于该多个地址线中的地址线的第一模式和第二模式其中的一个模式，响应于擦除操作下的该多个地址线其中的地址线被取消选取的状况，控制电路会处于相对于该多个地址线中的地址线的第一模式和第二模式其中的的另一个模式。
[0013]在本发明技术的一个实施例中，若该多个地址线相同的地址线被选取，则模式的切换会依据不同的操作类型而定。为回应在一第一操作类型下该多个地址线其中的地址线被选取的状况，控制电路会处于相对于该多个地址线中的地址线的第一模式和第二模式其中的一个模式，为响应和该第一操作类型不同的一第二操作类型下该多个地址线中的地址线被选取的状况，控制电路会处于相对于该多个地址线中的地址线的第一模式和第二模式其中的另一个模式。
[0014]在本发明技术的一个实施例中，若该多个地址线相同的地址线被取消选取，则模式的切换会依据不同的操作模式而定。为响应在一第一操作模式下该多个地址线中的地址线被取消选取的状况，控制电路会处于相对于该多个地址线中的地址线的第一模式和第二模式其中的一个模式，为响应和第一操作模式不同的一第二操作模式下该多个地址线中的地址线被取消选取的状况，控制电路会处于相对于该多个地址线中的地址线的第一模式和第二模式其中的另一个模式。
[0015]在本发明技术的一个实施例中，为响应在擦除操作模式下该多个地址线中的地址线被选取的状况，控制电路会处于相对于该多个地址线中的地址线的第二模式中。
[0016]本发明技术的一个实施例中，为响应在擦除操作模式下该多个地址线中的地址线被取消选取的状况，控制电路会处于相对于该多个地址线中的地址线的第一模式中。
[0017]本发明技术的一个实施例中，为响应在一个非擦除操作模式下该多个地址线中的地址线被选取的状况，控制电路会处于相对于该多个地址线中的地址线的第一模式中。
[0018]本发明技术的一个实施例中，为响应在一个非擦除操作模式下该多个地址线中的地址线被取消选取的状况，控制电路会处于相对于该多个地址线中的地址线的第二模式中。
[0019]本发明技术的一个实施例中，进一步包括一个电位位移器。所述的控制电路的第一组晶体管和第二组晶体管经由电位位移器来控制。
[0020]本发明技术的一个实施例中，进一步包括一用以将一个译码器的输出耦接至电位位移器上的逻辑电路。该逻辑电路提供一个输入给电位位移器，相当于在译码器的输出和一个操作显示器之间进行一个异或(Exclusive or)的运算。操作显示器为高电位表示一个目前的操作为擦除状态，而低电位则表示目前操作为非擦除的状态。
【专利附图】
【附图说明】
[0021]图1为在预充电为了擦除而被选取与被取消选取的存储器区块地址线后，擦除非易失性存储器的处理流程。
[0022]图2显示一包括存储器单元、地址线、位线以及其他存取存储器单元的非易失性存储器的电路图。
[0023]图3显示非易失性存储器存取电路的时序图。
[0024]图4显示控制地址线被选取或被取消选取的地址线驱动器电路的方块图。
[0025]图5为在擦除非易失性存储器时，同时对于存储器区块中位被选取进行擦除操作的地址线设置偏压的处理流程。
[0026]图6显示非易失性存储器存取电路的时序图。
[0027]图7显示控制地址线被选取或被取消选取的地址线驱动器电路的方块图。
[0028]图8显示一包括一非易失性存储器阵列以及改善地址线驱动器电路的其他电路的集成电路方块图。
[0029]图9至图14显示用以控制地址线驱动器电路的不同的高电压开关。
[0030]图15显不一用于图11被改善的高电压开关的节点电压表。
[0031]110 文件系统界面
[0032]120 文件系统
[0033]121 用户数据管理器
[0034]125 后设数据管理器
[0035]126 容忍度感知管理单元
[0036]130 读高速缓存(可选项)
[0037]140 相变存储器
[0038]141 后设数据
[0039]142 用户数据
[0040]610 要求更新一个数据对象
[0041]620 递增第一和第二窗口计数值
[0042]625 第一窗口计数值=第一临界值？
[0043]630 复位第一窗口计数值
[0044]635 数据对象在活动窗口内？
[0045]640 将一个地址区段加至活动窗口内
[0046]645 第二窗口计数值=第二临界值？
[0047]650 复位第二窗口计数值
[0048]655 数据对象在活动窗口内？
[0049]665 各区段计数值=各区段临界值？
[0050]670 自活动窗口中移除地址区段
[0051]680 互换地址区段中的数据对象
[0052]690 如果数据对象不在活动窗口内，将数据对象互换至活动窗口内
[0053]1110移动第一容器内的对象至一第二容器
[0054]1120使用第一容器内的来源指标来找出一第三容器
[0055]1130更新第三容器内的间接目标指针来指向第二容器
[0056]1140更新第二容器内的来源指标来指向第三容器
[0057]1210将第一容器内的一第一对象与第二容器内的一第二对象互换
[0058]1220使用第一容器内的间接来源指标来找出一第三容器，以及使用第二容器内的间接来源指标来找出一第四容器
[0059]1230互换第三容器和第四容器内的间接目标指针
[0060]1240互换第一容器和第二容器内的间接来源指标
[0061]1300计算机系统
[0062]1314使用行进策略的存储器控制器
[0063]1315定义实体地址空间内地址区段的一个活动窗口
[0064]1316数据处理器
[0065]1318网络接口
[0066]1320用户接口输出装置
[0067]1322用户接口输入设备
[0068]1324储存次系统
[0069]1325逻辑地址对应至实体地址空间内位置的数据对象
[0070]1326存储器次系统
[0071]1327具有间接指标的节点容器
[0072]1328使用行进策略管理下的相变存储器
[0073]1330RAM
[0074]1332ROM
【具体实施方式】
[0075]图1为在预充电为了擦除而被选取与被取消选取的存储器区块地址线后，擦除非易失性存储器的处理流程。
[0076]在步骤12，处理流程开始启动。在步骤14，所有存储器区块都被致能。在某些实施例中，在一个被致能的存储器区块中，地址线会以电性方式与全局地址线或参考电压耦合在一起。被致能的存储器区块包括一用以进行一擦除操作的被选取的存储器区块，以及用以进行一擦除操作的被取消选取的存储器区块。
[0077]在步骤16中，所有在步骤14中被致能的存储器区块的地址线会被预充电。例如，被致能的存储器区块的地址线在进行真正的存储器操作之前，会被充电至一个高电压。
[0078]如两个实施例所示。一个实施例在步骤16之后接续步骤18，于步骤18中所有在步骤14中被致能的存储器区块会被失能。在某些实施例中，在一被失能的存储器区块中，地址线会与全局地址线或参考电压电性解耦合。
[0079]在步骤20中，被存储器地址译码器所选取的存储器区块会被致能。被致能的存储器区块的地址线会与全局地址线或参考电压电性耦合。
[0080]另一个实施例在步骤16之后接续步骤21，于步骤21中被取消选取的区块会被失能。因为先前步骤14致能所有区块，剩下的被致能的区块只有被选取的区块。
[0081]两个实施例都接续执行步骤22，其中于步骤20中被致能或是在步骤21中保持致能的被选取的存储器区块会被擦除。全局地址线或参考电压会将一个擦除电压加至被选取的存储器区块的地址在线。在步骤26，处理流程结束。
[0082]图2则显示非易失性存储器的电路图，其中包括存储器单元、地址线、位线以及其他存取存储器单元的电路。
[0083]地址线28可存取一个存储器阵列。地址线28在进行一个存储器操作前会被预先充电。预充电的发生会通过地址线驱动器电路来实现，如图4或图7所显示。对一个擦除操作，被取消选取的地址线会被预充电到一个高电压，或替代地对未被选取的地址线施加一偏压电平。被选取的地址线会与一个参考电压如接地电压耦合在一起，以最大化(i)地址线和(ii)耦接至基底的位线之间的电压差。
[0084]地址线28被一个偶数接地选取线30界限在上方以及被一个奇数接地选取线32界限在下方。
[0085]存储器串会以位线至共同源极线以及共同源极线至位线不同的方向交替来显示。在一个实施例中，本发明技术可应用至三度空间的非易失性存储器阵列，而在另一个实施例，本发明技术可应用至二度空间的非易失性存储器阵列。本发明技术在三度空间的非易失性存储器阵列中特别有用，这是因为地址线与三度空间非易失性存储器阵列相关的基底或位线之间的电容耦合率较低的缘故。
[0086]四个存储器串会被显示。由左至右，这些存储器串包括:位线34至共同源极线42、共同源极线44至位线36、位线38至共同源极线46以及共同源极线48至位线40。在每个存储器串中，一个串选取晶体管位于位线和接地选取晶体管之间。每个存储器串包括一个串选取晶体管，由最左边的存储器串到最右边的存储器串，依序为串选取晶体管50、串选取晶体管52、串选取晶体管54以及串选取晶体管56。
[0087]图3在显示非易失性存储器存取电路的时序图。
[0088]时序图会显示出以下的轨迹:
[0089](i) VPP58表示高电压施加至电位位移器。电位位移器位于列译码器和电性耦接全局地址线与本地地址线的多个晶体管之间。
[0090](ii)GWL60为全局地址线。全局地址线电性耦接至本地地址线，以使操作电压施加至存储器单元上。
[0091](iii)SWL61为一被选取的地址线。在存储器操作当中，一被选取的地址线会电性耦接至一全局地址线。
[0092](iv)UWL62为一个未被选取的地址线。一个未被选取的地址线在一个存储器操作时会与一全局地址线或一参考电压电性解耦合。
[0093](V)BL64为一个位线。当串选取晶体管将位线电性耦接至存储器串时，位线会控制晶体管的基底电压。
[0094]在真正的预充电步骤之前，位于时间166与时间268之间的VPP58为低电压。
[0095]在时间268和时间370的区间，VPP58为一高电压以使电位位移器将GWL60预充电 UWL62 以及 SWL61。
[0096]在时间370和时间472的区间，VPP58为一低电压使得电位位移器将GWL60与UWL62以及SWL61电性解耦合，而导致SWL61浮动(floating) 77以及UWL62浮动(floating) 78。由于GWL60与UWL62电性解耦合，当GWL60变低时，UWL62会依然保持高电压。
[0097]在时间472和时间574的区间，擦除操作会被执行于SWL61。BL64变成高电压，会使相对于地址线的基底电压升高。由于位线和浮动地址线之间电容耦合的缘故，BL64的电压增加以及因为BL boost80的关系会造成UWL62的电压增加。然后，UWL62的电压因浮动地址线漏电之故而慢慢降低。
[0098]在进行下一项操作(未显示)之前，在时间574和时间676的区间，UWL62和BL64会变成低电压。
[0099]图4显示控制地址线被选取或被取消选取的地址线驱动器电路的方块图。
[0100]区块译码器BLKDEC84收到一个列地址86，然后输出地址线选取信号WLSEL90。组合逻辑如XOR栅88会收到地址线选取信号WLSEL90和擦除信号ERS92。另一个实施例包括状态逻辑如正反器来补充或取代组合逻辑88。地址线选取信号WLSEL90变成高电位来选取一个特殊的存储器区块。擦除信号ERS92在擦除操作时为高电位，在非擦除操作时如写入程序或读取为低电位。
[0101]电位位移器LS94会收到组合逻辑88的输出。电位位移器LS94的高电压为VPP。若地址线选取信号WLSEL90和擦除信号ERS92只有一个是高电压，则信号线102会被选取，否则信号线102会被取消选取。若地址线选取信号WLSEL90和擦除信号ERS92只有一个是高电压，则信号线106会被取消选取，否则信号线106会被选取。
[0102]若信号线102被选取，则晶体管M196将全局地址线GWL104电性耦接至地址线WLlOO0若信号线102被取消选取，则晶体管M196将全局地址线GWL104与地址线WL100电性解耦合。
[0103]若信号线106被取消选取，则晶体管M298会将地址线WL100与参考电压接地GND108电性解耦合。若信号线106被选取，则晶体管M298会将地址线WL100电性耦接至参考电压接地GND108。
[0104]图5是在擦除操作下，同时对于存储器区块中的被取消选取的地址线施加偏压的一擦除非易失性存储器处理流程。
[0105]在步骤106，处理流程开始。在步骤111，被选取的存储器区块被致能且未被选取的区块被设定到一电压电平，而不是浮动。在一些实施例中，在一被致能的区块中，地址线电性耦接至一全局地址线或是一参考电压。
[0106]在步骤113，在步骤111中，被选取的存储器区块被擦除。该全局地址线或是该参考电压会对被选取的存储器区块中该地址线施一擦除电压。在步骤113，处理流程结束。
[0107]图6显示非易失性存储器存取电路的时序图。
[0108]时序图当中显示以下路径:
[0109](i)VPP120，系为对电位位移器施加的高电压。该电位位移器位于列译码器与电性耦接全局地址线至局部地址线的晶体管的中间。
[0110](ii)GWL122，系为全局地址线。该全局地址线电性耦接至局部地址线，以对存储器单元施加操作电压。
[0111](iii)UWL124，系为一未被选取的地址线。在一存储器操作中，一未被选取的地址线自一全局地址线或一参考电压解耦合。
[0112](iv)SWL126，系为一被选取的地址线。在一存储器操作中，一被选取的地址线电性耦接至一全局地址线或一参考电压。
[0113](v)BL128，系为一地址线。当串选取晶体管将位线电性耦接至存储器串时，位线会控制晶体管的基底电压。
[0114]在时间1110与时间2112期间，在擦除步骤前，VPP120为低电压。
[0115]在时间2112与时间5118期间，VPP120为高电压，导致电位位移器使GWL122对UffL124 充电。
[0116]在时间3114与时间4116期间，SWL126会执行擦除操作。BL128会到一高电平，以提升相对于地址线的基底电压。
[0117]在时间4116与时间5118期间，在下一骤前(未被显示)，UWL124以及BL128会到一低电平。
[0118]图7显示控制地址线被选取或被取消选取的地址线驱动器电路的方块图。
[0119]区块译码一 BLKDEC84接受一列地址86，并输出地址线选取信号WLSEL90。
[0120]电位位移器LS94接受该地址线选取信号WLSEL90，如果地址线选取信号WLSEL90为一高电平，信号线102为选取信号，否则信号线102为取消选取信号。
[0121]如果信号线102为选取信号，晶体管M196将全局地址线GWL104电性耦接至地址线WL100。如果信号线102为取消选取信号，晶体管M196将全局地址线GWL104与地址线WL100电性解耦合。
[0122]图8为一个集成电路的方块图，该集成电路包括一个非易失性存储器阵列，和改善地址线驱动器电路的其他电路。
[0123]集成电路250包括一个以NAND存储器单元实现的存储器阵列200。总线505上的地址会被供应给行译码器203和列译码器201，该些译码器包括改良的地址线驱动器电路和译码器电路。区块206内的感测放大器和数据输入结构，会通过数据总线203与行译码器203耦合在一起。数据是通过数据输入线211来供应，该数据来可来自于集成电路250上的输入/输出端，或是来自于集成电路250内部或外部的其他数据源，然后送到区块206内的数据输入结构。数据是通过数据输出线211来供应，它来自于区块206，然后送到集成电路250上的输入/输出端，或是送到集成电路250内部或外部的其他的数据目的地。集成电路250也可包括非易失性储存器之外的其他功能电路。
[0124]本实施例中实现的一个控制器，会使用偏压配置状态机209来控制偏压配置电压源208的使用状况，如读取、编程、擦除、擦除确认以及编程确认的电压值。控制器209在响应一擦除指令时，也可对被取消选取的地址线施加一改良的偏压方式。在其他的实施例中，控制器包含一个一般功能的处理器，它可被实现在相同的集成电路上，并执行一个计算机程序来控制装置的操作。在其他的实施例中，特殊功能逻辑电路和一般功能处理器的组合可用以实现控制器。
[0125]图9显不一个使用NAND闪存的闻电压开关。它将有助于说明后续的图例。
[0126]M3是一个空乏型NMOS晶体管。在一个实施例中，M2和M3的阈值电压分别是-1V和-0.8V。在一例中，Vin为低电压而Vsw=GND为接地。M2为截止状态，而且Vsb为0.8V(M3有个负的阈值电压Vth)。M4为截止状态，而且Vout与Vhv无关。当Vin接近Vdd时，M2会导通，将节点电压Vsw提升上来。晶体管Ml会使Vsw增加直至等于VDD-Vth。在这个时候，Ml变成一连接二极管以隔开电路的低电压部分，因此以反向器来表示。节点Vsb和Vsw的正回馈(经过M2和M3)会将电压Vsw变成Vhv的值。
[0127]图10显示一个改进的高电压开关或高电压开关。
[0128]这个改进的高电压开关300，可以提供一个负的电压输入来关闭一个NAND存储器区块302。在此电路下，先前提到错误地致能(enable)NAND阵列中存储器区块的问题不会发生。因此，改进的高电压开关或高电压开关，可以提供一个负的电压输入来关闭被取消选取的NAND存储器区块。
[0129]VNP为芯片在操作时最负的电压。VPP为芯片在操作时最正的电压。
[0130]高电压开关300包括一个电位位移器304和一个上拉电路306。高电压开关300的输入是一来自于致能或失能NAND阵列中一个存储器区块的译码器的SEL信号。
[0131]电位位移器304类似交叉耦合反相器，因为有两对P型和η型晶体管在一个高电压参考VDD和一个低电压参考VNP之间串联在一起，而且每个η型晶体管的栅极和其他η型晶体管的汲极会耦合在一起。不过，与反相器不同的是，各P型晶体管的栅极会分别与译码器的SEL信号及其反向信号SELB耦合在一起。输出则为串联的P型和η型晶体管对之一的一个内部节点。在已显示的实施例中，输出为串联的P型和η型晶体管对之一的一个内部节点，其中P型晶体管的一栅极被用来接收译码器的SEL信号。这个输出进一步会被一个反相器处理。电位位移器304的输出具有一个被电位位移器304拓宽的负电压范围以包括VNP。
[0132]上拉电路306有一个可选的η型晶体管，它将电位位移器的输出连接到上拉电路306的主要部分，这与一个X译码器或列译码器一致。一个η型空乏模式晶体管在VPP和高电压开关的输出之间串联一个P型晶体管。η型空乏模式晶体管的栅极会连接到高电压开关的输出，汲极会连接到VPP，而源极则连接到P型晶体管的源极。P型晶体管的汲极会连接到高电压开关的输出，而栅极则连接至译码器信号SELB。
[0133]一般来说，一个上拉电路如一个X译码器或是列译码器电路，会收到一个致能/失能信号和一个致能/失能的反相信号。为反映致能信号，上拉电路会输出一个比致能信号(如VPP)更大的电压。为反映失能信号，上拉电路会输出失能信号。
[0134]在图10至图14所说明的高电压开关之中，一电位位移器级之后会跟着一个译码器级。负电压位移器级会输出一个被扩大的负电压范围的信号，而译码器级则会输出被扩大的正电压范围的信号。
[0135]电位位移器级接收区块选取信号SEL做为输入。在许多实施例中，区块选取信号SEL和逻辑电路输出一样具有一个单一极性(负或正)，一般为正。因此区块选取信号SEL通常具有译码器输出的值，如VDD或接地的逻辑值。在电位位移器收到区块选取信号SEL之后，电位位移器级会输出一个在VDD与VNP之间较宽范围的信号。电位位移器级会将较低电压范围由GND扩大至一个负的VNP。
[0136]译码器级会扩大信号范围由VDD和VNP至VPP和VNP。其中，电位位移器级的最大电压为VDD，相当于逻辑电路输出最大值，而译码器级的最大电压为VPP，高于VDD。
[0137]图11显不另一个改良的闻电压开关，或闻电压开关。
[0138]高电压开关310包括一个电位位移器312并跟着一个上拉电路314。高电压开关310被一个晶体管316跟着，该晶体管与NAND串串联。NAND存储器区块会以上述的方式被致能/失能，以符合图示的内容，这取决于电压开关是否收到一个高或低的区块选取信号。
[0139]将图11与图10比较，图8的高电压开关310显示一个反相器收到译码器信号SEL并产生译码器的反向信号SELB。译码器的反向信号，可由译码器来产生，或是如图11所显不的方式来产生。
[0140]图12显不另一个改良的闻电压开关或闻电压开关。
[0141]高电压开关318包括一个电位位移器320并跟着一个上拉电路322。高电压开关318被一个晶体管324跟着，该晶体管与NAND串串联。NAND存储器区块会以上述的方式被致能/失能，以符合图示的内容，这取决于电压开关是否收到一个高或低的区块选取信号。和图11不同的是，在开始的时候高电压开关318的输入具有区块选取信号SEL和区块选取条信号SELB的相反极性。由于相反极性的缘故，一个反相器会自高电压开关的电位位移器中移除。
[0142]图13显不另一个改良的闻电压开关或闻电压开关。
[0143]高电压开关326包括一个电位位移器328并跟着一个上拉电路330。高电压开关326被一个晶体管332跟着，该晶体管与NAND串串联。NAND存储器区块会以上述的方式被致能/失能，以符合图示的内容，这取决于电压开关是否收到一个高或低的区块选取信号。
[0144]与图11和图12不同的是，图13中高电压开关326的上拉电路330中的P型晶体管的栅极，既不会与译码器输出区块选取信号SEL耦合，也不会与译码器输出区块选取条反向信号SELB耦合。取而代之的是，高电压开关326的上拉电路330中的p型晶体管的栅极，会与SELHB信号耦合在一起，然后再透过一个η型晶体管与VNP耦合，VNP为电位位移器328的负电压参考值。SELH输出信号和SELHB信号位于电位位移器中不同的节点。
[0145]图14显不另一个改良的闻电压开关或闻电压开关。
[0146]高电压开关334包括一个电位位移器336并跟着一个上拉电路338。高电压开关334被一个晶体管340跟着，该晶体管与NAND串串联。NAND存储器区块会以上述的方式被致能/失能，以符合图示的内容，这取决于电压开关是否收到一个高或低的区块选取信号。
[0147]与图13不同的是，在开始的时候高电压开关334的输入具有区块选取信号SEL和区块选取条信号SELB的相反极性。由于相反极性的缘故，一个反相器会加至高电压开关334的电位位移器336中。
[0148]图12显示了图8电路的节点电压表，电压会因不同的操作(读取、擦除、编程)和不同的区块选取状态(选取、取消选取)而不同。
[0149]图15的表格显不高电压开关的输入、信号SEL和它的反向信号SELB,都具有逻辑信号值O和VDD。高电压开关的功能在于扩展这些信号的电压范围，以便能充分地选取和取消选取存储器阵列的区块。高电压开关的电位位移器会将电压范围扩展到包括VNP，也就是电位位移器的负电压参考。上拉电路则会扩展电压范围包括VPP，也就是上拉电路的正电压参考。因此，高电压开关能扩展信号的电压范围从相当窄的O到VDD，到相当宽的VNP到VPP。
[0150]在VPP高于VDD的实施例中，晶体管区域会比较小。
[0151]该表显示出NMOS晶体管的操作需求,会高于PMOS晶体管的操作需求。在表中，NMOS的操作需求为30V (例如，VPP-SELH或VPP-SELHB)。在表中，PMOS的操作需求为17V (例如，SELHB-SELH)。
[0152]PMOS操作需求较低的原因，是基于负电位位移器级和NAND阵列之间多了一级译码器。PMOS的低操作需求降低了 PMOS晶体管的面积需求。
[0153]NMOS / PMOS晶体管在VPWR和VNP之间能够持续进行高电压的操作。整个工作范围会受到NMOS的限制。在某些实施例中，该开关的输出范围为:
[0154]-15?IOV (擦除操作)和O?30V (编程操作)。
[0155]某些实施例会同时出现高的正电压值但没有高的负电压值，以及/或高的负电压值但没有高的正电压值。该特性会降低晶体管的面积需求。
[0156]虽然本发明以前述的较佳实施例和范例揭露如上，然其并非用以限定本发明，任何熟习相像技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的专利保护范围须视本说明书随附的权利要求范围所界定的为准。
【权利要求】
1.一种存储器电路，包含: 一耦接至一存储器阵列的多个地址线，包括: 在一擦除操作中被取消选取的一具有一个或多个地址线的第一组地址线；以及在该擦除操作中被选取的一具有一个或多个地址线的第二组地址线；以及一控制电路，在响应一用以执行该擦除操作的一擦除指令时，耦接该擦除操作中被取消选取的该具有一个或多个地址线的第一组地址线至一参考电压。
2.根据权利要求1所述的存储器电路，其中该控制电路在响应该用以执行该擦除操作的擦除指令时，先预充该具有一个或多个地址线的第一组地址线至该参考电压并在擦除该具有一个或多个地址线的第二组地址线之前，将该具有一个或多个地址线的第一组地址线浮动。
3.根据权利要求1所述的存储器电路，其中该控制电路在响应该用以执行该擦除操作的擦除指令时，在预充该第一组地址线至该参考电压，使第一组地址线充至一比参考电压的一提升电压的一段时间后，响应该用以执行该擦除操作的擦除指令。
4.根据权利要求1所述的存储器电路，更包含: 一第一晶体管，用以切换式地将该多个地址线中的一地址线耦接至一全局地址线； 一第二晶体管，用以切换式地将该多个地址线中的该地址线耦接至一接地电压； 其中该控制电路耦接至该第一晶体管与该第二晶体管，该控制电路至少在该擦除操作中具有一多个模式，该多个模式包括: 一第一模式，其中该第一晶体管将该多个地址线中的该地址线耦接至该全局地址线，以及该第二晶体管将该地址线与接地电压解耦合；以及 一第二模式，其中该第一晶体管将该多个地址线中的该地址线与全局地址线解耦合，以及该第二晶体管将该地址线耦接至该接第电压。
5.一种操作存储器的方法，包含:为响应一用以执行该擦除操作的擦除指令，耦接一参考电压至耦接于一存储器阵列的一多个地址线中的一具有一个或多个地址线的第一组地址线，该具有一个或多个地址线的第一组地址线在该擦除操作中被取消选取。
6.根据权利要求5所述的存储器电路，其中该控制电路在响应该用以执行该擦除操作的擦除指令时，先预充该具有一个或多个地址线的第一组地址线至该参考电压并在擦除该具有一个或多个地址线的第二组地址线之前，将该具有一个或多个地址线的第一组地址线浮动。
7.根据权利要求5所述的存储器电路，其中该控制电路在响应该用以执行该擦除操作的擦除指令时，在预充该具有一个或多个地址线的第一组地址线至该参考电压一段时间后，再将该具有一个或多个地址线的第一组地址线由该参考电压充电至一提升电压。
8.根据权利要求5所述的方法，更包含: 在至少一存储器擦除操作中，执行: 在地址线控制电路的一第一模式下，经由一第一晶体管将该多个地址线中的一地址线耦接至一全局地址线，以及经由一第二晶体管将该地址线与该参考电压解耦合；以及 在地址线控制电路的一第二模式下，经由该第一晶体管将该多个地址线中的该地址线与全局地址线解耦合，以及经由该第二晶体管将该地址线耦接至该参考电压。
9.根据权利要求8所述的方法，还包含:为回应在擦除操作下的该多个地址线中的被选取地址线，该控制电路会处于相对于该多个地址线中的地址线的该第一模式和该第二模式其中的一个模式，以及 为回应在擦除操作下的该多个地址线中的被取消选取地址线，该控制电路会处于相对于该多个地址线中的地址线的该第一模式与该第二模式中的另一个模式。
10.一种存储器电路，包含:一装置，用以在响应一用以执行该擦除操作的擦除指令时，耦接一参考电压至耦接于一存储器阵列的一多个地址线中的一具有一个或多个地址线的第一组地址线 ，该具有一个或多个地址线的第一组地址线在该擦除操作中被取消选取。
【文档编号】G11C8/08GK104051000SQ201310477638
【公开日】2014年9月17日 申请日期:2013年10月14日 优先权日:2013年3月11日
【发明者】洪俊雄, 陈弟文, 洪硕男, 黄世麟 申请人:旺宏电子股份有限公司