非易失性存储器的页缓存器电路及控制方法、存储器与流程

本发明涉及电路技术领域，特别是涉及一种非易失性存储器的页缓存器电路及控制方法、存储器。

背景技术：

NAND闪存是一种非易失性存储技术，即断电后仍能保存数据，相比其他的快闪存储器，它是实现大容量低成本的最有效方案之一。非易失性存储器的存储阵列的读写操作以页为单位，对于存储阵列的编程操作数据来自外部I/O，并传入非易失性存储器的页缓存器电路，最终再被编入存储阵列的存储元中。

图1是现有技术中的一种页缓存器电路，参照图1所示，如果外部I/O数据为1，那么SLR1为1，表示编程禁止，让存储元维持擦除态，如果SLR1为0，表示需要进行编程。当一次编程完成后，需要读取存储元的状态校验判断是否编程成功。假设SLR1初始数据为1，表示编程禁止，需要维持存储元的擦除态，但擦除态的存储元经校验读取到N1的是0，如果校验读取的数据写入锁存器11将使SLR1的数据改写为0，而SLR1为0表示要对存储元进行编程，这样，就会破坏存储元的擦除状态。因此，需要通过电路10对此时校验读取到N1的数据0改写为1后，才能写入锁存器11，该过程称为选择性置1操作。

图1所示的现有技术的页缓存器电路中的电路10完成了所述选择性置1的操作，然而，现有技术中的页缓存器电路由于采用所述电路10，存在辐照条件下容易产生漏电、面积较大的问题。

技术实现要素：

本发明实施例要解决的技术问题是减小页缓存器电路的面积，提高页缓存器电路的可靠性。

为解决上述问题，本发明提供一种非易失性存储器的页缓存器电路，所述电路包括：

第一锁存器、读取电路、用于调节判断节点的电位的选择性置1电路；所述判断节点位于所述读取电路和所述选择性置1电路之间；

所述第一锁存器适于存储来自外部I/O的数据，包括第一锁存点和第二锁存点；其中，所述第一锁存点的信号值与外部I/O数据一致，所述第一锁存点和第二锁存点的电位反相；

所述选择性置1电路通过第一输入端与所述第一锁存点耦接，通过第二输入端与所述第二锁存点耦接，通过输出端与所述判断节点耦接；适于在所述读取电路读取所述非易失性存储器的存储元的数据至所述判断节点后，在第二电压源和判断节点置位使能信号的控制下，根据所述第一锁存器中第一锁存点的数据对所述判断节点进行选择性置1操作。

可选地，所述选择性置1电路包括：第一PMOS管、第十一NMOS管和第九NMOS管；

所述第一PMOS管的源极适于接入所述第二电压源，所述第一PMOS管的栅极作为所述选择性置1电路的第二输入端；

所述第十一NMOS管的漏极与所述第一PMOS管的漏极耦接，所述第十一NMOS管的源极适于接入所述第二电压源，所述第十一NMOS管的栅极作为所述选择性置1电路的第一输入端；

所述第九NMOS管的漏极与所述第一PMOS管的漏极耦接，所述九NMOS管的源极作为所述选择性置1电路的输出端，所述第九NMOS管的栅极适于接入判断节点置位使能信号。

可选地，所述第一锁存器包括：第八NMOS管、第一反相器和第二反相器；

所述第一反相器的输入端与所述第二反相器的输出端耦接，所述第一反相器的输出端与所述第二反相器的输入端耦接，所述第一反相器的输出端作为所述第一锁存器的第一锁存点，所述第二反相器的输出端作为所述第一锁存器的第二锁存点；

所述第八NOMS管的源极与所述第二反相器的输入端耦接，漏极与所述第一反相器的输入端耦接，栅极适于接入第一均衡使能器信号。

可选地，所述读取电路包括第十五NMOS管和第十NMOS管，适于读取所述非易失性存储器的存储元中存储的数据后，在位线电压钳位信号的控制下传输所述存储元中存储的数据至所述判断节点；

所述第十五NMOS管的源极经过所述判断节点与所述选择性置1电路的输出端耦接，所述第十五NMOS管的栅极适于接入所述位线电压钳位信号；

所述第十NMOS管的源极与所述第十五NMOS管的源极耦接，所述第十NMOS管的漏极适于接入第一电压源，栅极适于接入位线预充使能信号。

可选地，所述非易失性存储器的页缓存器电路，还包括：第二锁存器，适于存储外部I/O数据，所述第二锁存器包括：第三NMOS管、第三反相器和第四反相器；

所述第三反相器的输入端与所述第四反相器的输出端耦接，所述第三反相器的输出端与所述第四反相器的输入端耦接，所述第三反相器的输出端与作为所述第二锁存器的输出端；

所述第三NMOS管的漏极与所述第三反相器的输入端耦接，源极与所述第四反相器的输入端耦接，所述第三NMOS管的栅极适于接入第二均衡使能信号。

可选地，所述非易失性存储器页缓存器电路，还包括：第五NMOS管、第六NMOS管和第十四NMOS管；

所述第五NMOS管的源极与所述第二锁存器的输出端耦接，栅极适于接入第二数据传输使能信号，漏极适于经所述判断节点与所述选择性置1电路的输出端耦接；

所述第六NMOS管的源极与漏极耦接并接地，所述第六NMOS管的栅极与所述第五MOS管的漏极耦接；

所述第十四NMOS管的源极与所述第一锁存器的第一锁存点耦接，漏极经所述判断节点与所述选择性置1电路的输出端耦接，栅极适于接入数据传输使能信号。

可选地，所述非易失性存储器页缓存器电路，还包括：判断电路，所述 判断电路包括：第七NMOS管；适于根据所述第一锁存器的第二锁存点的数据来判断编程校验的结果；

所述第七NMOS管的栅极与所述第一锁存器的第二锁存点耦接，源极适于接地，漏极适于接入校验结果信号。

可选地，所述非易失性存储器页缓存器电路，还包括：选择电路，所述选择电路包括：第十六NMOS管、第十七NMOS管、第十八NMOS管和第十九NMOS管；适于选择需要传输数据的位线；

所述第十六NMOS管的栅极适于接入偶位线选通信号，源极通过接入偶数比特线与所述非易失性存储器的存储元耦接，漏极与所述第十五NMOS管的漏极耦接并作为所述选择电路的输出端；

所述第十七NMOS管的漏极与所述第十六NMOS管的源极耦接，栅极适于接入偶位线屏蔽信号，源极适于接入位线屏蔽电压信号；

所述第十八NMOS管的源极与所述第十七NMOS管的源极耦接，所述第十八NMOS管的栅极适于接入奇位线屏蔽信号；

所述第十九NMOS管的源极与所述第十八NMOS管的漏极耦接，并通过接入奇数比特线与所述非易失性存储器的存储元耦接，所述第十九NMOS管的漏极与所述第十六NMOS管的漏极耦接，所述第十九NMOS管的栅极适于接入奇位线选通信号。

本发明实施例还提供一种上述非易失性存储器的页缓存器电路的控制方法，所述控制方法包括：

在读取电路读取所述非易失性存储器的存储元的数据至所述判断节点后，在第二电压源和判断节点置位使能信号的控制下，根据所述第一锁存器中第一锁存点的数据对所述判断节点进行选择性置1操作；

所述选择性置1操作包括：

在所述读取电路读取所述非易失性存储器的存储元的数据传至判断节点后，将第二电压源拉高；

当第一锁存器的第一锁存点的数据为1时，通过判断节点置位使能信号置高电平，将所述第二电压源的高电平信号传至判断节点；

当所述第一锁存器的第一锁存点的数据为0时，所述判断节点置位使能信号置高电平时仍维持所述判断节点的数据。

可选地，所述当第一锁存器的第一锁存点的数据为1时，通过判断节点置位使能信号置高电平，将所述第二电压源的高电平信号传至判断节点；当所述第一锁存器的第一锁存点的数据为0时，所述判断节点置位使能信号置高电平时仍维持所述判断节点的数据包括：

当第一锁存器的第一锁存点的数据为1时，所述第二电压源信号拉高，第一PMOS管的栅极在所述第一锁存器的第二锁存点的低电平信号控制下导通所述第二电压源信号，第十一NMOS管关断，第九NMOS管在所述判断节点置位使能信号置高电平时导通，以将所述第二电压源的高电平信号传至判断节点；

当所述第一锁存器的第一锁存点的数据为0时，所述第二电压源信号拉低，所述第一PMOS管的栅极在所述第一锁存器的第二锁存点的高电平信号控制下关断，所述第十一NMOS管关断，第九NMOS管在所述判断节点置位使能信号置高电平时导通。

本发明实施例还提供一种非易失性存储器，所述存储器包括：页缓存器阵列；

所述页缓存器阵列采用上述的非易失性存储器的页缓存器电路。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明实施例的技术方案通过设置所述用于调节判断节点的电位的选择性置1电路，所述判断节点位于读取电路和所述选择性置1电路之间，所述选择性置1电路通过第一输入端与第一锁存器的第一锁存点耦接，通过第二输入端与第二锁存器的第二锁存点耦接，通过输出端与所述判断节点耦接，在所述读取电路读取所述非易失性存储器的存储元的数据至所述判断节点后，在第二电压源和判断节点置位使能信号的控制下，根据所述第一锁存器中第一锁存点的数据对所述判断节点进行选择性置1操作，由于所述第二输入端 与所述第一锁存器的第二锁存点耦接，只需通过与所述第二锁存点耦接的开关单元在第二锁存点的低电位信号下导通即可传送所述第二电压源的信号，从而可以采用耐压性较低的开关器件，进而可以减小页缓存器电路的面积，同时提高页缓存器电路的可靠性。

附图说明

图1是现有技术的一种非易失性存储器的页缓存器电路中实现选择性置1操作的电路结构示意图；

图2是本发明实施例中的一种非易失性存储器的页缓存器电路的结构示意图；

图3是本发明实施例中的一种非易失性存储器的页缓存器电路的结构示意图；

图4是本发明实施例中的一种非易失性存储器的页缓存器电路的结构示意图；

图5是本发明实施例中的一种非易失性存储器的结构示意图。

具体实施方式

如前所述，图1所示，现有技术的页缓存器电路中的电路10完成了选择性置1的操作，然而，现有技术中的页缓存器电路由于采用所述电路10，存在辐照条件下容易产生漏电、面积较大的问题。

本发明实施例的非易失性存储器的页缓存器电路由于设置用于调节判断节点的电位的选择性置1电路，所述判断节点位于所述读取电路和所述选择性置1电路之间，所述选择性置1电路通过第一输入端与第一锁存器的第一锁存点耦接，通过第二输入端与第一锁存器的第二锁存点耦接，通过输出端与所述判断节点耦接，在读取电路读取所述非易失性存储器的存储元的数据至所述判断节点后，在第二电压源和判断节点置位使能信号的控制下，根据所述第一锁存器中第一锁存点的数据对所述判断节点进行选择性置1操作，从而提高页缓存器电路的可靠性，减小页缓存器电路的面积。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图 对本发明的具体实施例做详细的说明。

图2是本发明实施例中的一种非易失性存储器的页缓存器电路的结构示意图。所述非易失性存储器的页缓存器电路的结构可以包括：第一锁存器21、读取电路23和用于调节判断节点的电位的选择性置1电路22(以下简称选择性置1电路22)；所述判断节点位于所述读取电路23和所述选择性置1电路22之间；

所述第一锁存器21适于存储来自外部I/O的数据，包括第一锁存点和第二锁存点；其中，所述第一锁存点的信号值与外部I/O数据一致，所述第一锁存点和第二锁存点的电位反相；

所述选择性置1电路22通过第一输入端P1与所述第一锁存点耦接，通过第二输入端P2与所述第二锁存点耦接，通过输出端P3与所述判断节点耦接；适于在所述读取电路读取所述非易失性存储器的存储元的数据至所述判断节点后，在第二电压源和判断节点置位使能信号的控制下，根据所述第一锁存器中第一锁存点的数据对所述判断节点进行选择性置1操作。

本发明实施例通过将所述选择性置1电路的第一输入端P1与所述第一锁存点耦接，通过第二输入端P2与所述第二锁存点耦接，只需通过与所述第二锁存点耦接的开关单元在第二锁存点的低电位信号下导通即可传送所述第二电压源的信号，使得所述选择性置1电路可以使用耐压性较低的开关单元来传输所述第二电压源，从而简化了电路，减小页缓存器电路的面积，同时所述第二输入端没有产生浮空节点使得电路功能不受影响，提升了页缓存器电路的可靠性。

图3是本发明实施例中的一种非易失性存储器的页缓存器电路的结构示意图。下面结合图2和图3进行说明。

所述非易失性存储器的页缓存器电路可以包括第一锁存器21、读取电路23和用于调节判断节点的电位的选择性置1电路22；所述判断节点N1位于所述读取电路23和所述选择性置1电路22之间；

在具体实施中，所述选择性置1电路22可以包括：第一PMOS管MP1、第十一NMOS管MN11和第九NMOS管MN9；

所述第一PMOS管MP1的源极适于接入所述第二电压源V2，所述第一PMOS管MP1的栅极作为所述选择性置1电路的第二输入端P2；

所述第十一NMOS管MN11的漏极与所述第一PMOS管MP1的漏极耦接，所述第十一NMOS管MN11的源极适于接入所述第二电压源V2，所述第十一NMOS管MN11的栅极作为所述选择性置1电路22的第一输入端P1；

所述第九NMOS管MN9的漏极与所述第一PMOS管MP1的漏极耦接，所述九NMOS管MN9的源极作为所述选择性置1电路22的输出端P3，所述第九NMOS管MN9的栅极适于接入判断节点置位使能信号REG。

在具体实施中，所述第一锁存器21可以包括：第八NMOS管MN8、第一反相器T1和第二反相器T2；

所述第一反相器T1的输入端与所述第二反相器T2的输出端耦接，所述第一反相器T1的输出端与所述第二反相器T2的输入端耦接，所述第一反相器T1的输出端作为所述第一锁存器21的第一锁存点SLR1，所述第二反相器T2的输出端作为所述第一锁存器21的第二锁存点SLS1；

所述第八NOMS管MN8的源极与所述第二反相器T2的输入端耦接，漏极与所述第一反相器T1的输入端耦接，栅极适于接入第一均衡使能器信号EQ_EN1。

在具体实施中，所述读取电路23包括第十五NMOS管MN15和第十NMOS管MN10，适于读取所述非易失性存储器的页缓存器电路的存储元中存储的数据后在位线电压钳位信号的控制下传输所述存储元中存储的数据至所述判断节点；

所述第十五NMOS管MN15的源极经过所述判断节点与所述选择性置1电路的输出端耦接，所述第十五NMOS管MN15的栅极适于接入所述位线电压钳位信号BLCLAMP，漏极与所述选择电路的输出端耦接；

所述第十NMOS管MN10的源极与所述第十五NMOS管MN15的源极耦接，所述第十NMOS管MN10的漏极适于接入第一电压源，栅极适于接入位线预充使能信号BLPRE。

在具体实施中，所述读取电路23读取到所述判断节点N1的数据通过第十四NMOS管MN14在数据传输使能信号的控制下传至所述第一锁存器21。

具体地，当所述读取电路23读取的数据传到所述判断节点N1后，所述第二电压源V2从0变成1，如果此时所述第一锁存点SLR1的数据为1，所述第二所存点SLS1的数据为0，那么所述第一PMOS管MP1导通传输所述第二电压源VDD电平至A点，当所述第九NMOS管MN9在所述判断节点置位使能信号的控制下导通，所述第二电压源V2的高电平传至所述判断节点N1，至此，所述判断节点N1从0改写为1，这样，经所述第十四NMOS管MN14可写入所述第一锁存器21而不会改变所述第一锁存点SLR1的数据，则校验读取数据至N1节点对应的存储元保持原有的擦除态，而不会使存储元因为所述第一锁存点SLR1变为0而再次编程存储错误的数据。如果初始所述第一锁存点SLR1为0，第二锁存点SLS1为1，所述第一PMOS管MP1和所述第十一NMOS管MN11都关断，A点维持浮空状态，当所述第九NMOS管MN9导通后，由于N1点挂了一个比较大的显性电容第六NMOS管MN6，此时A点的电荷不会影响N1的电平，N1的数据保持不变。所以虽然A点也是一个浮空节点，但它不在栅端，不影响电路功能。

本发明实施例由于使用第一PMOS管MP1，使得当第一锁存点SLR1为1时，连接所述第二锁存点SLS1低电平的所述第一PMOS管MP1导通，而不需要高于所述第二电压源的栅端电压即可导通，从而不需要使用耐压较高的晶体管传输所述第二电压源，进而减小了电路的面积开销。与此同时，在上述控制传输所述第二电压源对所述判断节点置1的过程中，没有在所述第一PMOS管MP1的栅端产生浮空节点，从而提高了电路的可靠性。

进一步地，可以通过在版图上将所述第一PMOS管MP1与所述第一锁存器21中的PMOS管画在同一个N阱中，从而不用额外消耗N阱面积，减小电路的面积开销。

图4是本发明实施例中的一种非易失性存储器的页缓存器电路的结构示意图。

在具体实施中，所述非易失性存储器的页缓存器电路，还可以包括：第 二锁存器24，所述第二锁存器24适于存储外部I/O数据，所述第二锁存器24包括：第三NMOS管MN3、第三反相器T3和第四反相器T4；

所述第三反相器T3的输入端与所述第四反相器T4的输出端耦接，所述第三反相器T3的输出端与所述第四反相器T4的输入端耦接，所述第三反相器T3的输出端作为所述第二锁存器24的输出端；

所述第三NMOS管MN3的漏极与所述第三反相器T3的输入端耦接，源极与所述第四反相器T4的输入端耦接，所述第三NMOS管MN3的栅极适于接入第二均衡使能信号EQ_EN1。

在具体实施中，所述非易失性存储器的页缓存器电路还可以包括：第五NMOS管MN15、第六NMOS管MN16和第十四NMOS管MN14；

参见图3，所述第十四NMOS管MN14的源极与所述第一锁存器21的第一锁存点SLR1耦接，漏极经所述判断节点N1与所述选择性置1电路22的输出端P3耦接，栅极适于接入数据传输使能信号BLCD1。

具体地，从所述读取电路23读取到所述判断节点N1的数据在数据传输使能信号BLCD1的控制下，可以写入所述第一锁存器21。

所述第六NMOS管MN6的源极与漏极耦接并接地，所述第六NMOS管MN6的栅极与所述第五MOS管MN5的漏极耦接。

所述第五NMOS管MN5的源极与所述第二锁存器24的输出端耦接，栅极适于接入第二数据传输使能信号BLCD2，漏极适于通过所述判断节点N1与所述选择性置1电路22的输出端耦接。

在具体实施中，所述非易失性存储器的页缓存器电路还可以包括：判断电路25，所述判断电路25可以包括：第七NMOS管MN7；适于根据第一锁存器21中存储的数据来判断编程校验的结果；所述第七NMOS管MN7的栅极与所述第一锁存器21的第二锁存点SLS1耦接，源极适于接地，漏极适于接入校验结果信号PB_P_UP。

具体地，所述判断电路25由所述第二锁存点SLS1控制，如果SLR1＝0，那么SLS1为1，所述第七NMOS管MN7导通会下拉信号所述校验结果信号 PB_P_UP。非易失性存储器的页缓存器电路阵列的页缓存器间的所述校验结果信号PB_P_UP都接在一起，只要有一个页缓存器电路中的SLR1为0，那么所述校验结果信号PB_P_UP就会变成0。如果所有页缓存器阵列的页缓存器中的SLS1都为0，那么所述校验结果信号PB_P_UP就会由于弱上拉而维持高电平。因此所述校验结果信号PB_P_UP就反映了所述第一锁存器21中数据的情况，在编程校验中，如果最终所有页缓存器的第二锁存点SLS1都为0，那么此时PB_P_UP为高就表示编程成功了。

在具体实施中，所述非易失性存储器的页缓存器电路还可以包括：选择电路26，所述选择电路26可以包括：第十六NMOS管MN16、第十七NMOS管MN17、第十八NMOS管MN18和第十九NMOS管MN19；适于选择需要传输数据的位线；

所述第十六NMOS管MN16的栅极适于接入偶位线选通信号BLSE，源极通过接入偶数比特线与所述非易失性存储器的存储元耦接，漏极与所述第十五NMOS管MN15的漏极耦接并作为所述选择电路26的输出端；

所述第十七NMOS管MN17的漏极与所述第十六NMOS管MN16的源极耦接，栅极适于接入偶位线屏蔽信号YBLE，源极适于接入位线屏蔽电压信号YBLE；

所述第十八NMOS管MN18的源极与所述第十七NMOS管MN17的源极耦接，所述第十八NMOS管MN18的栅极适于接入奇位线屏蔽信号YBLO；

所述第十九NMOS管MN19的源极与所述第十八NMOS管MN18的漏极耦接，并通过接入奇数比特线与所述非易失性存储器的存储元耦接，所述第十九NMOS管MN19的漏极与所述第十六NMOS管MN16的漏极耦接，所述第十九NMOS管MN19的栅极适于接入奇位线选通信号BLSO。

本发明实施例还提供一种非易失性存储器的页缓存器电路的控制方法，所述方法可以包括：

在读取电路读取所述非易失性存储器的存储元的数据至所述判断节点后，在第二电压源和判断节点置位使能信号的控制下，根据所述第一锁存器中第一锁存点的数据对所述判断节点进行选择性置1操作；

所述选择性置1操作包括：

在所述读取电路读取所述非易失性存储器的存储元的数据传至判断节点后，将第二电压源拉高；

当第一锁存器的第一锁存点的数据为1时，通过判断节点置位使能信号置高电平，将所述第二电压源的高电平信号传至判断节点；

当所述第一锁存器的第一锁存点的数据为0时，所述判断节点置位使能信号置高电平时仍维持所述判断节点的数据。

在具体实施中，所述当第一锁存器的第一锁存点的数据为1时，通过判断节点置位使能信号置高电平，将所述第二电压源的高电平信号传至判断节点；当所述第一锁存器的第一锁存点的数据为0时，所述判断节点置位使能信号置高电平时仍维持所述判断节点的数据包括：

当第一锁存器的第一锁存点的数据为1时，所述第二电压源信号拉高，第一PMOS管的栅极在所述第一锁存器的第二锁存点的低电平信号控制下导通所述第二电压源信号，第十一NMOS管关断，第九NMOS管在所述判断节点置位使能信号置高电平时导通，以将所述第二电压源的高电平信号传至判断节点；

当所述第一锁存器的第一锁存点的数据为0时，所述第二电压源信号拉低，所述第一PMOS管的栅极在所述第一锁存器的第二锁存点的高电平信号控制下关断，所述第十一NMOS管关断，第九NMOS管在所述判断节点置位使能信号置高电平时导通。

图5是本发明实施例中的一种非易失性存储器的结构示意图。所述非易失性存储器的结构可以包括：页缓存器阵列51，所述页缓存器阵列51采用图1至图3中所述的所述的非易失性存储器的页缓存器电路。

在具体实施中，所述非易失性存储器的结构还包括电压产生模块52、控制逻辑53、横向译码单元54、纵向译码单元55和存储元阵列56。

具体实施中，所述页缓存器阵列51耦接于所述纵向译码单元55与所述存储元阵列之间56。

本领域技术人员可以理解所述电压产生模块52、控制逻辑53、横向译码单元54、纵向译码单元55和存储元阵列56的结构与功能，在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。