1.一种非易失性存储器的页缓存器电路，其特征在于，包括：第一锁存器、读取电路、用于调节判断节点的电位的选择性置1电路；所述判断节点位于所述读取电路和所述选择性置1电路之间；
所述第一锁存器适于存储来自外部I/O的数据，包括第一锁存点和第二锁存点；其中，所述第一锁存点的信号值与外部I/O数据一致，所述第一锁存点和第二锁存点的电位反相；
所述选择性置1电路通过第一输入端与所述第一锁存点耦接，通过第二输入端与所述第二锁存点耦接，通过输出端与所述判断节点耦接；适于在所述读取电路读取所述非易失性存储器的存储元的数据至所述判断节点后，在第二电压源和判断节点置位使能信号的控制下，根据所述第一锁存器中第一锁存点的数据对所述判断节点进行选择性置1操作。
2.根据权利要求1所述的非易失性存储器的页缓存器电路，其特征在于，所述选择性置1电路包括：第一PMOS管、第十一NMOS管和第九NMOS管；
所述第一PMOS管的源极适于接入所述第二电压源，所述第一PMOS管的栅极作为所述选择性置1电路的第二输入端；
所述第十一NMOS管的漏极与所述第一PMOS管的漏极耦接，所述第十一NMOS管的源极适于接入所述第二电压源，所述第十一NMOS管的栅极作为所述选择性置1电路的第一输入端；
所述第九NMOS管的漏极与所述第一PMOS管的漏极耦接，所述九NMOS管的源极作为所述选择性置1电路的输出端，所述第九NMOS管的栅极适于接入判断节点置位使能信号。
3.根据权利要求1所述的非易失性存储器的页缓存器电路，其特征在于，所述第一锁存器包括：第八NMOS管、第一反相器和第二反相器；
所述第一反相器的输入端与所述第二反相器的输出端耦接，所述第一反相器的输出端与所述第二反相器的输入端耦接，所述第一反相器的输出端作为所述第一锁存器的第一锁存点，所述第二反相器的输出端作为所述第一锁存器的第二锁存点；
所述第八NOMS管的源极与所述第二反相器的输入端耦接，漏极与所述第一反相器的输入端耦接，栅极适于接入第一均衡使能器信号。
4.根据权利要求1所述的非易失性存储器的页缓存器电路，其特征在于，所述读取电路包括第十五NMOS管和第十NMOS管，适于读取所述非易失性存储器的存储元中存储的数据后，在位线电压钳位信号的控制下传输所述存储元中存储的数据至所述判断节点；
所述第十五NMOS管的源极经过所述判断节点与所述选择性置1电路的输出端耦接，所述第十五NMOS管的栅极适于接入所述位线电压钳位信号；
所述第十NMOS管的源极与所述第十五NMOS管的源极耦接，所述第十NMOS管的漏极适于接入第一电压源，栅极适于接入位线预充使能信号。
5.根据权利要求1所述的非易失性存储器的页缓存器电路，其特征在于，还包括：第二锁存器，适于存储外部I/O数据，所述第二锁存器包括：第三NMOS管、第三反相器和第四反相器；
所述第三反相器的输入端与所述第四反相器的输出端耦接，所述第三反相器的输出端与所述第四反相器的输入端耦接，所述第三反相器的输出端与作为所述第二锁存器的输出端；
所述第三NMOS管的漏极与所述第三反相器的输入端耦接，源极与所述第四反相器的输入端耦接，所述第三NMOS管的栅极适于接入第二均衡使能信号。
6.根据权利要求5所述的非易失性存储器的页缓存器电路，其特征在于，还包括：第五NMOS管、第六NMOS管和第十四NMOS管；
所述第五NMOS管的源极与所述第二锁存器的输出端耦接，栅极适于接入第二数据传输使能信号，漏极适于经所述判断节点与所述选择性置1电路的输出端耦接；
所述第六NMOS管的源极与漏极耦接并接地，所述第六NMOS管的栅极与所述第五MOS管的漏极耦接；
所述第十四NMOS管的源极与所述第一锁存器的第一锁存点耦接，漏极经 所述判断节点与所述选择性置1电路的输出端耦接，栅极适于接入数据传输使能信号。
7.根据权利要求1所述的非易失性存储器的页缓存器电路，其特征在于，还包括：判断电路，所述判断电路包括：第七NMOS管；适于根据所述第一锁存器的第二锁存点的数据来判断编程校验的结果；
所述第七NMOS管的栅极与所述第一锁存器的第二锁存点耦接，源极适于接地，漏极适于接入校验结果信号。
8.根据权利要求1所述的非易失性存储器的页缓存器电路，其特征在于，还包括：选择电路，所述选择电路包括：第十六NMOS管、第十七NMOS管、第十八NMOS管和第十九NMOS管；适于选择需要传输数据的位线；
所述第十六NMOS管的栅极适于接入偶位线选通信号，源极通过接入偶数比特线与所述非易失性存储器的存储元耦接，漏极与所述第十五NMOS管的漏极耦接并作为所述选择电路的输出端；
所述第十七NMOS管的漏极与所述第十六NMOS管的源极耦接，栅极适于接入偶位线屏蔽信号，源极适于接入位线屏蔽电压信号；
所述第十八NMOS管的源极与所述第十七NMOS管的源极耦接，所述第十八NMOS管的栅极适于接入奇位线屏蔽信号；
所述第十九NMOS管的源极与所述第十八NMOS管的漏极耦接，并通过接入奇数比特线与所述非易失性存储器的存储元耦接，所述第十九NMOS管的漏极与所述第十六NMOS管的漏极耦接，所述第十九NMOS管的栅极适于接入奇位线选通信号。
9.一种用于如权利要求1-8任一项所述的非易失性存储器的页缓存器电路的控制方法，其特征在于，包括：
在读取电路读取所述非易失性存储器的存储元的数据至所述判断节点后，在第二电压源和判断节点置位使能信号的控制下，根据所述第一锁存器中第一锁存点的数据对所述判断节点进行选择性置1操作；
所述选择性置1操作包括：
在所述读取电路读取所述非易失性存储器的存储元的数据传至判断节点后，将第二电压源拉高；
当第一锁存器的第一锁存点的数据为1时，通过判断节点置位使能信号置高电平，将所述第二电压源的高电平信号传至判断节点；
当所述第一锁存器的第一锁存点的数据为0时，所述判断节点置位使能信号置高电平时仍维持所述判断节点的数据。
10.根据权利要求9所述的非易失性存储器的页缓存器电路的控制方法，其特征在于，所述当第一锁存器的第一锁存点的数据为1时，通过判断节点置位使能信号置高电平，将所述第二电压源的高电平信号传至判断节点；当所述第一锁存器的第一锁存点的数据为0时，所述判断节点置位使能信号置高电平时仍维持所述判断节点的数据包括：
当第一锁存器的第一锁存点的数据为1时，所述第二电压源信号拉高，第一PMOS管的栅极在所述第一锁存器的第二锁存点的低电平信号控制下导通所述第二电压源信号，第十一NMOS管关断，第九NMOS管在所述判断节点置位使能信号置高电平时导通，以将所述第二电压源的高电平信号传至判断节点；
当所述第一锁存器的第一锁存点的数据为0时，所述第二电压源信号拉低，所述第一PMOS管的栅极在所述第一锁存器的第二锁存点的高电平信号控制下关断，所述第十一NMOS管关断，第九NMOS管在所述判断节点置位使能信号置高电平时导通。
11.一种非易失性存储器，其特征在于，包括：页缓存器阵列；
所述页缓存器阵列采用权利要求1-8任一项所述的非易失性存储器的页缓存器电路。