外围电路、半导体存储器件及其操作方法与流程

本申请要求2015年11月3日向韩国知识产权局提交的申请号为10-2015-0153908的韩国专利申请的优先权，该韩国申请的全部公开内容通过引用合并于此。

技术领域

各种实施例总体涉及一种电子设备，更具体地，涉及一种外围电路、半导体存储器件以及该半导体器件和/或外围电路的操作方法。

背景技术：

半导体存储器件由诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(Inp)的半导体材料制成。半导体存储器件被分为易失性存储器件和非易失性存储器件。

易失性存储器件在掉电时丢失储存的数据。易失性存储器件的示例包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器件不管上电/掉电如何都保持储存的数据。非易失性存储器的示例包括只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。快闪存储器被分为或非型存储器和与非型存储器。

技术实现要素：

根据实施例，可以提供一种半导体存储器件。半导体存储器件可以包括存储单元阵列，存储单元阵列包括多个存储单元。半导体存储器件可以包括耦合电路，耦合电路包括耦接在全局线与局部线之间的传输晶体管，局部线耦接至多个存储单元。半导体存储器件可以包括地址解码器，地址解码器耦接至块字线和全局线，块字线耦接至传输晶体管的栅极。

根据实施例，可以提供一种操作半导体存储器件的方法。半导体存储器件可以包括多个存储单元。该方法可以包括导通传输晶体管。

根据实施例，可以提供一种半导体存储器件。半导体存储器件可以包括存储单元阵列，存储单元阵列包括多个存储单元。半导体器件可以包括耦合电路，耦合电路包括耦 接在全局线与局部线之间的传输晶体管，局部线耦接至多个存储单元。

根据实施例，可以提供一种外围电路。外围电路可以包括耦接在全局线与局部线之间的传输晶体管以及耦接至块字线和全局线的地址解码器，块字线共同耦接至传输晶体管的栅极。地址解码器可以被配置为导通传输晶体管。

附图说明

图1是图示包括半导体存储器件和控制器的存储系统的示例代表的框图。

图2是图示半导体存储器件的示例代表的框图。

图3是图示图2中所示的地址解码器的结构的示例代表的框图。

图4是图示图2中所示的存储单元阵列的实施例的示例代表的视图。

图5是图示图2中所示的存储单元阵列的实施例的示例代表的视图。

图6A是图示在擦除操作期间被施加至选中存储块的电压的示例代表的视图。

图6B是图示在擦除操作期间被施加至未选中存储块的电压的示例代表的视图。

图7A是图示在擦除操作期间流入选中存储块的热空穴的示例代表的视图。

图7B是图示在擦除操作期间流入未选中存储块的热空穴的示例代表的视图。

图8是图示根据实施例的被施加至未选中存储块的电压脉冲的示例代表的视图。

图9是图示被施加至未选中存储块的电压脉冲的实施例的示例代表的视图。

图10是图示被施加至未选中存储块的电压脉冲的实施例的示例代表的视图。

图11是图示被施加至未选中存储块的电压脉冲的实施例的示例代表的视图。

图12是图示根据实施例的由半导体存储器件的操作导致的效果的示例代表的视图。

图13是图示由被施加至未选中存储块的电压脉冲引起的源极选择线的电势改变的示例代表的视图。

图14是图示根据实施例的包括半导体存储器件的存储系统的应用示例的示例代表的框图。

图15是图示包括参照图14所述的存储系统的计算系统的示例代表的框图。

具体实施方式

各种实施例可以针对一种具有改善的可靠性的半导体存储器件及其操作方法。

仅说明在本说明书中公开的根据构思的实施例的示例的特定结构或功能描述以描述根据本构思的实施例的示例，且根据本构思的实施例的示例可以通过各种形式来实现，但是该描述不局限于在本说明书中描述的实施例的示例。

各种变型和改变可以应用于根据本构思的实施例的示例，使得实施例的示例将在附图中被图示以及在说明书中被描述。然而，根据本构思的实施例的示例不局限于特定实施例，而是包括被包括在本公开的精神和技术范围内的所有变化、等同或替换。

诸如第一或第二的术语可以用于描述各种组件，但所述组件不受到以上术语的限制。以上术语用于区分一个组件与另一个组件，例如，在不脱离根据本公开的构思的范围的情况下，第一组件可以被称为第二组件，类似地，第二组件可以被称为第一组件。

应当理解的是，当描述一元件“耦接”或“连接”至另一元件时，该元件可以直接耦接或直接连接至另一元件，或者通过第三元件而耦接或连接至另一元件。相反，应当理解的是，当一元件被称为“直接连接至”或“直接耦接至”另一元件时，另一元件不介于两者之间。描述组件之间关系的其他表达(即，“在...之间”和“直接在...之间”或“相邻于”和“直接相邻于”)需要通过相同的方式来解释。

在本说明书使用的术语仅用于描述实施例的特定示例，而非意在限制本公开。如果在上下文中不存在明确相反的含义，则单数形式可以包括复数形式。在本说明书中，应当理解的是，术语“包括”或“具有”表示存在在本说明书中描述的特征、数量、步骤、操作、组件、部分或其组合，但不预先排除存在或增加一个或更多个其他特征、数量、步骤、操作、组件、部分或其组合的可能性。

如果没有相反地定义，则在本文中使用的包括技术术语或科技术语的所有术语具有与本领域技术人员所通常理解的含义相同的含义。如果在说明书中未明确地定义，则在常用字典中定义的术语应当被解释为具有与相关领域上下文中的含义相同的含义，而不会以理想化或过于形式化的含义来解释。

在下文中，本公开将通过参照附图解释实施例的示例来描述。

图1是图示包括半导体存储器件100和控制器200的存储系统1000的框图。

参照图1，存储系统1000可以包括半导体存储器件100和控制器200。

半导体存储器件100可以响应于控制器200的控制而操作。半导体存储器件100可以包括存储单元阵列110，存储单元阵列110包括多个存储块。根据实施例，半导体存储器件100可以是快闪存储器件。

半导体存储器件100可以被配置为从控制器200接收命令和地址，以及访问根据地址而被选中的存储单元阵列的区域。换句话说，半导体存储器件100可以对由地址选中的区域执行与命令相对应的内部操作。半导体存储器件100可以包括被配置为执行内部操作的外围电路120。

半导体存储器件100可以执行编程操作、读取操作和擦除操作。在编程操作期间，半导体存储器件100可以利用数据对根据地址而选中的区域进行编程。在读取操作期间，半导体存储器件100可以从由地址选中的区域读取数据。在擦除操作期间，半导体存储器件100可以擦除储存在由地址选中的区域中的数据。

控制器200可以控制半导体存储器件100来执行编程操作、读取操作或擦除操作。在编程操作期间，控制器200可以将编程命令、地址和数据提供至半导体存储器件100。在读取操作期间，控制器200可以将读取命令和地址提供至半导体存储器件100。在擦除操作期间，控制器200可以将擦除命令和地址提供至半导体存储器件100。

根据实施例，控制器200可以包括诸如随机存取存储器(RAM)、处理单元、主机接口和存储器接口的组件(composition)。RAM可以用作处理单元的操作存储器、半导体存储器件100与主机之间的高速缓存以及半导体存储器件100与主机之间的缓冲存储器中的至少一种。处理单元可以控制控制器的常规操作。

主机接口可以包括用于主机与控制器200之间的数据交换的程序。根据实施例，控制器200可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电路(IDE)协议和私有协议的各种接口协议中的至少一种来与主机通信。

存储器接口可以与半导体存储器件100接口。例如，存储器接口可以包括或非(NOR)接口或与非(NAND)接口。

图2是图示半导体存储器件100的框图。

参照图2，半导体存储器件100可以包括存储单元阵列110和外围电路120。

存储单元阵列110可以经由行线RL耦接至地址解码器121。存储单元阵列110可以经由位线BL耦接至读取和写入电路123。

存储单元阵列110可以包括多个存储块。多个存储块中的每个可以包括多个存储单元。根据实施例，多个存储单元可以是存储单元。这将在以下参照图4和图5来描述。

外围电路120可以包括地址解码器121、电压发生器122、读取和写入电路123、输入/输出电路124和控制逻辑125。

地址解码器121可以经由行线RL耦接至存储单元阵列110。地址解码器121可以被配置为响应于控制逻辑125来控制行线RL。地址解码器121可以接收控制逻辑125经由输入/输出电路124接收的地址ADDR。

根据实施例，可以以页为单位执行半导体存储器件100的编程操作和读取操作。在编程操作和读取操作期间，地址ADDR可以包括块地址和行地址。地址解码器121可以被配置为对来自接收到的地址ADDR的块地址解码。地址解码器121可以根据解码的块地址来选择一个存储块。地址解码器121可以被配置为对来自接收到的地址ADDR的行地址解码。地址解码器121可以根据解码的行地址来选择选中存储块的一个页。可以参照图3来描述地址解码器121。

根据实施例，可以以存储块为单位来执行半导体存储器件100的擦除操作。在擦除操作期间，地址ADDR可以包括块地址。地址解码器121可以对块地址解码以及根据解码的块地址来选择一个存储块。

根据实施例，地址解码器121可以包括块解码器、行解码器和地址缓冲器。

电压发生器122可以响应于控制逻辑125的控制而操作。电压发生器122可以通过使用被供应至半导体存储器件100的外部电源电压来产生内部电源电压。例如，电压发生器122可以通过调节外部电源电压来产生内部电源电压。内部电源电压可以被提供至地址解码器121、读取和写入电路123、输入/输出电路124和控制逻辑125，并且被用作半导体存储器件100的操作电压。

电压发生器122可以通过使用外部电源电压和内部电源电压中的至少一个来产生多个电压。根据实施例，电压发生器122可以包括接收内部电源电压的多个泵送电容器。电压发生器122可以响应于控制逻辑125的控制而通过选择性地激活多个泵送电容器来产生多个电压。例如，电压发生器122可以产生要被施加至行线RL的各种电压，以及将产生的电压提供至地址解码器121。多个电压之中的擦除电压可以被施加至存储单元阵列110的块体区，以及被传送至选中存储块的存储单元的通道。多个电压中的一些可 以被传送至地址解码器121。

读取和写入电路123可以经由位线BL耦接至存储单元阵列110。读取和写入电路123可以响应于控制逻辑125的控制来操作。

在编程操作期间，读取和写入电路123可以将来自输入/输出电路124的数据DATA传送至位线BL。选中页的存储单元可以根据传送来的数据DATA而被编程。在读取操作期间，读取和写入电路123可以经由位线BL而从选中页的存储单元读取数据DATA，以及将读取的数据DATA输出至输入/输出电路124。在擦除操作期间，读取和写入电路123可以浮置位线BL。

根据实施例，读取和写入电路123可以包括页缓冲器(或页寄存器)和列选择电路。

控制逻辑125可以耦接至地址解码器121、电压发生器122、读取和写入电路123以及输入/输出电路124。控制逻辑125可以接收来自输入/输出电路124的命令CMD和地址ADDR。控制逻辑125可以控制半导体存储器件100来执行与命令CMD相对应的内部操作。控制逻辑125可以将地址ADDR传送至地址解码器121。

图3是图示图2中所示的地址解码器的结构的示例代表的视图。

参照图3，半导体存储器件的地址解码器121可以包括行解码器121_1、耦合电路121_21至121_2m以及块解码器121_3。

行解码器121_1可以被配置为响应于信号CMDv而将操作电压输出至全局线(全局源极选择线GSSL、全局字线0GWL0至全局字线n GWLn、全局管道线GPL和全局漏极选择线GDSL)。例如，行解码器121_1可以将对存储单元执行编程循环、读取操作和擦除循环所必须的操作电压输出至全局线GSSL、GWL0至GWLn、GPL和GDSL。

耦合电路121_21至121_2m可以耦接在全局线GSSL、GWL0至GWLn、GPL和GDSL与存储块的局部线(源极选择线SSL、字线0WL0至字线n WLn、管道线PL和漏极选择线DSL)之间，以及响应于块解码器121_3的块选择信号Vsel_0至Vsel_m而操作。

换句话说，耦合电路121_21至121_2m可以响应于块解码器121_3的块选择信号Vsel_0至Vsel_m而将全局线GSSL、GWL0至GWLn、GPL、GDSL选择性地耦接至选中存储块110MB的局部线SSL、WL0至WLn、PL和DSL，使得从行解码器121_1输出至全局线GSSL、GWL0至GWLn、GPL和GDSL的操作电压(例如，编程电压、擦除电压、读取电压、通过电压(pass voltage)、管栅电压、验证电压)可以被传送至 选中存储块的局部线SSL、WL0至WLn、PL和DSL。

耦合电路121_21至121_2m中的每个可以包括分别耦接在全局线GSSL、GWL0至GWLn、GPL和GDSL与存储块的局部线SSL、WL0至WLn、PL和DSL之间的晶体管(未图示)。这些晶体管(未图示)可以是传输晶体管。耦合电路121_21至121_2m可以响应于块选择信号Vsel_0至Vsel_m而将全局字线GWL0至GWLn与局部字线WL0至WLn耦接。块选择信号Vsel_0至Vsel_m可以经由块字线耦接至传输晶体管，并且可以具有比传输晶体管的阈值电压大的电压电平。

耦合电路121_21至121_2m可以设置至快闪存储器件的每个存储块。耦合电路121_21至121_2m可以响应于块解码器121_3的块选择信号Vsel_0至Vsel_m而选择性地操作。例如，耦合电路121_21至121_2m之中的由块解码器121_3的块选择信号Vsel_0至Vsel_m选中的单个耦合电路可以被选择性地操作。块选择信号Vsel_0至Vsel_m可以经由耦接至耦合电路121_21至121_2m的块字线来输入。

块解码器121_3可以响应于行地址信号RADD而分别将块选择信号Vsel_0至Vsel_m输出至耦合电路121_21至121_2m。块选择信号Vsel_0至Vsel_m中的一个可以响应于行地址信号RADD而被激活，而其他信号可以被去激活。输入有激活的块选择信号Vsel_0的耦合电路121_21可以将被输出至全局线GSSL、GWL0至GWL15、GPL和GDSL的操作电压传送至选中存储块，而无电压降。输入有去激活的块选择信号Vsel_m的耦合电路121_2m可以阻挡输出至全局线GSSL、GWL0至GWL15、GPL和GDSL的操作电压传送至存储块。

在擦除操作期间，块解码器121_3可以接收来自电压发生器122的电压，以及将该电压传送至块字线BLKWL。在擦除操作期间，行解码器122_1可以响应于控制逻辑125的控制而接收来自电压发生器122的电压，以及将传送来的电压传送至全局线GSSL、GWL0至GWL15、GPL和GDSL。

图4是图示图2中所示的存储单元阵列的实施例的示例代表的示图。

参照图4,存储单元阵列110可以包括多个存储块BLK1至BLKz。参照图4，为了方便解释，仅图示了第一存储块BLK1的内部配置，而省略了存储块BLK2至BLKz。然而，要理解的是，第二存储块BLK2至第z存储块BLKz中的每个可以具有与第一存储块BLK1相同的配置或基本上相同的配置。

参照图4，第一存储块BLK1可以包括多个单元串CS11至CS1m和CS21至CS2m。根据实施例，单元串CS11至CS1m和CS21至CS2m中的每个可以具有“U”形。在第 一存储块BLK1中，m个单元串可以沿行方向(即，+X方向)布置。为了方便解释，图4图示沿列方向(即，+Y方向)布置的两个单元串。然而，要理解的是，三个或更多个单元串可以沿列方向布置。

多个单元串CS11至CS1m和CS21至CS2m中的每个可以包括至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn、管道晶体管PT和至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储单元MC1至MCn可以具有相似的结构。根据实施例，选择晶体管SST和DST以及存储单元MC1至MCn中的每个可以包括沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层。根据实施例，用于提供沟道层的柱体可以形成在每个单元串中。根据实施例，可以给每个柱体提供用于提供沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层中的至少一个的柱体。

每个单元串的源极选择晶体管SST可以耦接在公共源极线CSL与存储单元MC1至MCp之间。

根据实施例，布置在同一行中的单元串的源极选择晶体管可以耦接至沿行方向延伸的源极选择线，而布置在不同行中的单元串的源极选择晶体管可以耦接至不同的源极选择线。图4图示了第一行中的单元串CS11至CS1m的源极选择晶体管可以耦接至第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管可以耦接至第二源极选择线SSL2。

根据实施例，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同耦接至单个源极选择线。

每个单元串的第一存储单元MC1至第n存储单元MCn可以耦接在源极选择晶体管SST与漏极选择晶体管DST之间。

第一存储单元MC1至第n存储单元MCn可以被划分为第一存储单元MC1至第p存储单元MCp以及第(p+1)存储单元MCp+1至第n存储单元MCn。第一存储单元MC1至第p存储单元MCp可以沿与+Z方向相反的方向顺序布置，并且串联耦接在源极选择晶体管SST与管道晶体管PT之间。第(p+1)存储单元MCp+1至第n存储单元MCn可以沿+Z方向顺序布置，并且串联耦接在管道晶体管PT与漏极选择晶体管DST之间。第一存储单元MC1至第p存储单元MCp与第(p+1)存储单元MCp+1至第n存储单元MCn可以经由管道晶体管PT而耦接。每个单元串的第一存储单元MC1至第n存储单元MCn的栅极可以分别耦接至第一字线WL1至第n字线WLn。

根据实施例，第一存储单元MC1至第n存储单元MCn中的至少一个可以用作虚设存储单元。当设置有虚设存储单元时，可以稳定地控制对应单元串的电压或电流。因此，可以改善储存在存储块BLK1中的数据的可靠性。

每个单元串的管道晶体管PT的栅极可以耦接至管道线PL。

每个单元串的漏极选择晶体管DST可以耦接在对应位线与存储单元MCp+1至MCn之间。沿行方向布置的单元串可以耦接至沿行方向延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管可以耦接至第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管可以耦接至第二漏极选择线DSL2。

沿列方向布置的单元串可以耦接至沿列方向延伸的位线。如图4中所示，布置在第一列中的单元串CS11和CS21可以耦接至第一位线BL1，以及布置在第m列中的单元串CS1m和CS2m可以耦接至第m位线BLm。

在沿行方向的单元串中，耦接至同一字线的存储单元可以形成单个页。例如，来自第一行中的单元串CS11至CS1m的耦接至第一字线WL1的存储单元可以形成单个页。来自第二行中的单元串CS21至CS2m的耦接至第一字线WL1的存储单元可以形成另一页。当漏极选择线DSL1和DSL2中的一个被选中时，布置在一个行方向上的单元串可以被选中。由于字线WL1至WLn中的一个被选中，因此可以从选中单元串选中一个页。

图5是图示图2中所示的存储单元阵列110的实施例的框图。

参照图5，存储单元阵列110可以包括多个存储块BLK1’至BLKz’。参照图5，图示了第一存储块BLK1’的内部配置，而省略了剩余存储块BLK2’至BLKz’的内部配置。然而，要理解的是，第二存储块BLK2’至第z存储块BLKz’中的每个具有与第一存储块BLK1’相同的配置或基本上相同的配置。

第一存储块BLK1’可以包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每个可以沿+Z方向延伸。在第一存储块BLK1’中，m个单元串可以沿+X方向布置。为了方便解释，图6图示了沿+Y方向布置的两个单元串。然而，要理解的是，三个或更多个单元串可以沿列方向(即，+Y方向)布置。

多个单元串CS11’至CS1m’和CS21’至CS2m’中的每个可以包括至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn以及至少一个漏极选择晶体管DST。

每个单元串的源极选择晶体管SST可以耦接在公共源极线CSL与存储单元MC1至MCn之间。布置在同一行中的单元串的源极选择晶体管可以耦接至同一源极选择线。布置在第一行中的单元串CS11’至CS1m’的源极选择晶体管可以耦接至第一源极选择线SSL1。布置在第二行中的单元串CS21’至CS2m’的源极选择晶体管可以耦接至第二源极选择线SSL2。根据实施例，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可以共同耦接至另一源极选择线。

每个单元串的第一存储单元MC1至第n存储单元MCn可以串联耦接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储单元MC1至第n存储单元MCn的栅极可以分别耦接至第一字线WL1至第n字线WLn。

根据实施例，第一存储单元MC1至第n存储单元MCn中的至少一个可以用作虚设存储单元。当设置有虚设存储单元时，可以稳定地控制单元串的电压或电流。因此，可以改善储存在存储块BLK1’中的数据的可靠性。

每个单元串的漏极选择晶体管DST可以耦接在对应位线BL(即，BL1至BLm)与存储单元MC1至MCn之间。沿行方向布置的单元串的漏极选择晶体管可以耦接至沿行方向延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管可以耦接至第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管可以耦接至第二漏极选择线DSL2。

结果，除管道晶体管PT被从每个单元串去除以外，图5中所示的存储块BLK1’可以具有与图4中所示的存储块BLK1相似的等效电路。

在下文中，将参照图2至图5来描述擦除操作。

当执行擦除操作时，电压发生器122可以响应于控制逻辑125的控制而产生擦除电压Verase，以及地址解码器121可以响应于控制逻辑125的控制而将由电压发生器122产生的擦除电压Verase施加至存储单元阵列110的公共源极线CSL。可以控制源极选择晶体管SST和漏极选择晶体管DST处于浮置状态。

随后，沟道的电势电平可以响应于公共源极线CSL的电势电平而增大。耦接至处于浮置状态的多个源极选择晶体管和漏极选择晶体管的源极选择线和漏极选择线的电势电平可以因耦合现象而响应于沟道的电势电平来增大。

储存在第一存储单元MC1至第n存储单元MCn中的数据可以通过沟道的增大的电势电平来擦除。换句话说，储存在第一存储单元MC1至第n存储单元MCn的电荷储存层中的电子可以因FN隧穿(FN tunneling)而通过沟道的电势来脱阱(detrap)。更具 体地，储存在第一存储单元MC1至第n存储单元MCn的电荷储存层中的电子可以流入沟道并且通过沟道的增大的电势电平与具有接地电平的字线WL1至WLn的电势电平之间的差来脱阱，或者在沟道中产生的热空穴可以流入第一存储单元MC1至第n存储单元MCn的电荷储存层，以导致储存在电荷储存层中的电子脱阱。第一字线WL1至第n字线WLn可以维持接地电平，或者从浮置状态改变至接地电平。

在通过执行擦除操作来擦除第一存储单元MC1至第n存储单元MCn的数据之后，可以阻挡被施加至公共源极线CSL的擦除电压Verase，以及可以放电公共源极线CSL的电势。

图6A和图6B是图示在擦除操作期间被施加至选中存储块和未选中存储块的电压的示例代表的视图。

图6A是图示被施加至选中存储块的电压的示图，图6B是图示被施加至未选中存储块的电压的视图。

参照图6A，当对选中存储块执行擦除操作时，可以通过将比传输晶体管的阈值电压Vt大的块字线电压Vg施加至块字线605来导通传输晶体管。0V的电压可以被施加至全局字线601且传输晶体管可以被导通，使得0V的电压可以被传送至局部字线603。

参照图6B，由于0V的电压被施加至未选中存储块中的耦接至传输晶体管的块字线611以及全局字线607(Vg＝0V)，因此传输晶体管可以被关断，以及局部字线609可以处于浮置状态F。

图7A和图7B是图示在擦除操作期间引入热空穴的示例代表的视图。

图7A是图示在选中存储块的沟道中发生的现象的视图。图7B是图示在未选中存储块的沟道中发生的现象的视图。

参照图7A，在选中存储块中，具有高电压电平的擦除偏压(bias)701可以被施加至源极713。由于源极选择晶体管703处于浮置状态，因此可能因源极713与源极选择晶体管703之间的电压差而产生栅极致漏极泄漏(GIDL)电流，以及热空穴可以沿沟道711的方向而产生和引入以增大沟道的电势电平。由于选中存储块的字线具有0V的电压，因此可以发生热空穴至存储单元中的隧穿715以擦除来自存储单元705、707和709的数据。

参照图7B，由于未选中存储块与选中存储块共享源极729，因此可以将具有高电压电平的擦除偏压717施加至源极729。源极选择晶体管719以及存储单元721、723和725 的字线可以处于浮置状态。因此，可以通过电容耦合而从相邻端子诱导出电势以形成正电势，使得热空穴可以从沟道727流动，或者可以防止电子从存储单元721、723和725的电荷储存层泄漏。然而，当存储单元721、723和725中的每个的浮置节点的电势低时，虽然没有发生隧穿，但是热空穴可以流入沟道727(731)中并且在沟道727的块体区被俘获。然而，该现象可能导致存储单元721、723和725的阈值电压在读取操作期间表现出沿正方向偏移。结果，可能危害到半导体存储器件的可靠性。

因此，在本说明书中，描述了在擦除操作期间，能够通过增大未选中存储块的局部字线的电势电平来防止在沟道层中引入或俘获热空穴的半导体存储器件及其操作方法。

图8是图示在根据实施例的被施加至未选中存储块的电压脉冲的示例代表的示图。

参照图8，对于选中存储块(实线)，半导体存储器件可以在整个时间段期间将选中存储块的传输晶体管Pass Tr(其将局部字线Local WL与全局字线Global WL耦接)导通，以将全局字线Global WL的电压(0V)传送至局部字线Local WL。例如，半导体存储器件可以将块电压脉冲Vp施加至耦接至传输晶体管Pass Tr的栅电极的块字线，以导通传输晶体管Pass Tr。块电压脉冲Vp可以具有比与选中存储块相对应的传输晶体管Pass Tr的阈值电压大的电平。0V的电压可以被施加至耦接至选中存储块的全局字线Global WL。由于传输晶体管Pass Tr被导通，因此0V的电压可以被传送至局部字线Local WL。

在时间点t0与时间点t1之间的时间间隔期间，对于未选中存储块(虚线)，半导体存储器件可以将未选中存储块的传输晶体管Pass Tr(其将局部字线Local WL与全局字线Global WL)导通，以增大局部字线Local WL的电势电平。

例如，半导体存储器件可以将块电压脉冲Vp施加至耦接至传输晶体管Pass Tr的栅电极的块字线，以导通传输晶体管Pass Tr。块电压脉冲Vp可以具有比与选中存储块相对应的传输晶体管Pass Tr的阈值电压大的电平。第一电压脉冲V2可以被施加至耦接至选中存储块的全局字线Global WL。第一电压脉冲V2的电平可以是比块电压脉冲Vp的电平低的任意正电压电平。由于传输晶体管Pass Tr被导通，因此被施加至全局字线Global WL的第一电压脉冲V2可以被施加至局部字线Local WL。图8图示了块电压脉冲Vp和第一电压脉冲V2被同时分别施加至块字线和全局字线Global WL。然而，根据各种实施例，块电压脉冲Vp和第一电压脉冲V2可以被分别顺序地施加至块字线和全局字线Global WL。

在时间点t1处，半导体存储器件可以关断未选中存储块的传输晶体管Pass Tr。全局字线Global WL的电压可以维持在第一电压脉冲V2。由于传输晶体管Pass Tr被关断， 因此局部字线Local WL可以处于浮置状态。由于局部字线Local WL与相邻端子之间的电容耦合，局部字线Local WL的电压可以被增大参考电压Vf。因此，局部字线Local WL可以被浮置在高电压(VH)状态，在该高电压(VH)状态中，局部字线Local WL从第一电压脉冲V2的电平增大参考电压Vf的电平。

在时间点t2处，半导体存储器件可以将被施加至全局字线Global WL的第一电压脉冲V2放电至0V。通过在晚于时间点t1的时间点t2处将全局字线Global WL放电，可以维持被传送至局部字线Local WL的第一电压脉冲V2。图8图示了在从传输晶体管Pass Tr关断的时间点t1延迟的时间点t2处，将全局字线Global WL放电。然而，根据各种实施例，也可以在时间点t1处对全局字线Global WL执行。

图9是图示被施加至未选中存储块的电压脉冲的实施例的示例代表的示图。

参照图9，对于选中存储块(实线)，半导体存储器件可以在整个时间段期间将选中存储块的传输晶体管Pass Tr(其将局部字线Local WL与全局字线Global WL耦接)导通，以将全局字线Global WL的电压传送至局部字线Local WL。例如，半导体存储器件可以将块电压脉冲Vp施加至耦接至传输晶体管Pass Tr的栅电极的块字线，以导通传输晶体管Pass Tr。块电压脉冲Vp可以具有比与选中存储块相对应的传输晶体管Pass Tr的阈值电压大的电平。

根据图9中所示的实施例，可以将第二电压脉冲V3施加至耦接至选中存储块的全局字线Global WL。第二电压脉冲V3可以大于0V且低于第一电压脉冲V2，所述第一电压脉冲V2被施加至耦接至未选中存储块的全局字线Global WL。由于传输晶体管Pass Tr被导通，因此第二电压脉冲V3的电压电平可以被直接传送至局部字线Local WL。通过施加具有比0V大且比第一电压脉冲V2低的低电压电平的第二电压脉冲V3作为选中存储块的全局字线Global WL的电压，可以防止过度的擦除操作。

在时间点t0与时间点t1之间的时间间隔处，对于未选中存储块(虚线)，半导体存储器件可以将未选中存储块的传输晶体管Pass Tr(其将局部字线Local WL与全局字线Global WL耦接)导通，以增大局部字线Local WL的电势。

例如，半导体存储器件可以将块电压脉冲Vp施加至耦接至传输晶体管Pass Tr的栅电极的块字线，以导通传输晶体管Pass Tr。块电压脉冲Vp可以具有比与选中存储块相对应的传输晶体管Pass Tr的阈值电压大的电平。第一电压脉冲V2可以被施加至耦接至选中存储块的全局字线Global WL。第一电压脉冲V2可以具有比块电压脉冲Vp的电压电平低的任意正电压电平。由于传输晶体管Pass Tr被导通，因此被施加至全局字线Global WL的第一电压脉冲V2可以被施加至局部字线Local WL。图9图示了块电压 脉冲Vp和第一电压脉冲V2被同时分别施加至块字线和全局字线Global WL。然而，根据各种实施例，块电压脉冲Vp和第一电压脉冲V2可以被分别顺序地施加至块字线和全局字线Global WL。

在时间点t1处，半导体存储器件可以关断未选中存储块的传输晶体管Pass Tr。全局字线Global WL的电压可以维持在第一电压脉冲V2。由于传输晶体管Pass Tr关断，因此局部字线Local WL可以处于浮置状态。由于局部字线Local WL与相邻端子之间的电容耦合，因此局部字线Local WL的电压可以被增大参考电压Vf。因此，局部字线Local WL可以被浮置在高电压(VH)状态，在该高电压(VH)状态中，局部字线Local WL从施加的第一电压脉冲V2增大参考电压Vf的电平。

在时间点t2处，半导体存储器件可以将被施加至全局字线Global WL的第一电压脉冲V2放电为0V。通过在晚于时间点t1的时间点t2处将全局字线Global WL放电，可以维持被传送至局部字线Local WL的第一电压脉冲V2。图9图示了在从传输晶体管Pass Tr关断的时间点t1延迟的时间点t2处，将全局字线Global WL放电。然而，根据各种实施例，也可以在时间点t1处对全局字线Global WL执行。

图10是图示被施加至未选中存储块的电压脉冲的实施例的示例代表的示图。

图10图示当多个存储块共享包括多个传输晶体管的传输晶体管块时被施加至未选中存储块的电压脉冲。由于传输晶体管Pass Tr通过选中块而导通，因此高偏压要被施加至全局字线Global WL，以维持未选中存储块的局部字线Local WL的偏压。

参照图10，半导体存储器件可以在整个时间段期间导通传输晶体管Pass Tr，所述传输晶体管Pass Tr将局部字线Local WL与全局字线Global WL耦接，所述全局字线Global WL将选中存储块与未选中存储块耦接。例如，第一块电压脉冲Vp1可以被施加至耦接至传输晶体管Pass Tr的栅电极的块字线，以导通传输晶体管Pass Tr。第一块电压脉冲Vp1可以具有比与选中存储块相对应的传输晶体管Pass Tr的阈值电压大的电平。

由于0V的电压可以在整个时间段期间被施加至选中存储块的全局字线Global WL且传输晶体管Pass Tr被导通，因此0V的电压可以被传送至局部字线Local WL。

在时间点t0至时间点t1之间的时间间隔期间，可以将第一电压脉冲V2施加至耦接至未选中存储块的全局字线Global WL。由于传输晶体管Pass Tr被导通，因此被施加至全局字线Global WL的第一电压脉冲V2可以被传送至局部字线Local WL。图10图示了第一块电压脉冲Vp1和第一电压脉冲V2被同时分别施加至块字线和全局字线Global WL。然而，根据各种实施例，第一块电压脉冲Vp1和第一电压脉冲V2可以被 分别顺序地施加至块字线和全局字线Global WL。

根据图10中所示的实施例，由于选中存储块和未选中存储块共享传输晶体管，因此高偏压要被施加至未选中存储块的全局字线，以保持关于未选中存储块的传输晶体管关断。

在时间点t1之后，半导体存储器件可以将未选中存储块的全局字线的偏压维持在第一电压脉冲V2。图10图示了第一电压脉冲V2的电势不变并且基于时间点t1来维持。然而，根据实施例，在时间点t1之后施加的第一电压脉冲V2可以大于或等于第一块电压脉冲Vp1。

当在时间点t1之后，由于第一电压脉冲V2具有大于或等于第一块电压脉冲Vp1的电平，因此未选中存储块的传输晶体管Pass Tr关断时，局部字线Local WL可以处于浮置状态。由于局部字线Local WL与相邻端子之间的电容耦合，局部字线Local WL的电压可以被增大参考电压Vf。因此，局部字线Local WL可以被浮置在高电压(VH)状态，在该高电压(VH)状态中，局部线Local WL从第一电压脉冲V2的电平增大参考电压Vf的电平。

根据图10中所示的实施例，通过将第一电压脉冲V2施加至未选中存储块的全局字线Global WL，而在时间点t2处不单独改变偏压，传输晶体管Pass Tr可以保持关断。

图11是图示被施加至未选中存储块的电压脉冲的实施例的示例代表的示图。

图11图示当在传输晶体管Pass Tr的源极与漏极之间发生泄漏时被施加至未选中存储块的电压脉冲的波形。

参照图11，对于选中存储块(实线)，半导体存储器件可以在整个时间段期间将选中存储块的传输晶体管Pass Tr(其将局部字线Local WL与全局字线Global WL耦接)导通，以将全局字线Global WL的电压(0V)传送至局部字线Local WL。例如，半导体存储器件可以将块电压脉冲Vp施加至耦接至传输晶体管Pass Tr的栅电极的块字线，以导通传输晶体管Pass Tr。块电压脉冲Vp可以具有比与选中存储块相对应的传输晶体管Pass Tr的阈值电压大的电平。由于0V的电压可以被施加至耦接至选中存储块的全局字线Global WL且传输晶体管Pass Tr被导通，因此0V的电压可以被直接传送至局部字线Local WL。

在时间点t0与时间点t1之间的时间间隔期间，对于未选中存储块(虚线)，半导体存储器件可以将未选中存储块的传输晶体管Pass Tr(其将局部字线Local WL与全局字线Global WL耦接)导通，以增大局部字线Local WL的电势电平。

例如，块电压脉冲Vp可以被施加至耦接至传输晶体管Pass Tr的栅电极的块字线，以导通传输晶体管Pass Tr。块电压脉冲Vp可以具有比与选中存储块相对应的传输晶体管Pass Tr的阈值电压大的电平。第一电压脉冲V2可以被施加至耦接至选中存储块的全局字线Global WL。第一电压脉冲V2的电平可以是任意正电压电平并且低于块电压脉冲Vp的电平。由于传输晶体管Pass Tr被导通，因此被施加至全局字线Global WL的第一电压脉冲V2可以被传送至局部字线Local WL。图11图示了块电压脉冲Vp和第一电压脉冲V2被同时分别施加至块字线和全局字线Global WL。然而，根据各种实施例，块电压脉冲Vp和第一电压脉冲V2可以被分别顺序地施加至块字线和全局字线Global WL。

在时间点t1处，半导体存储器件可以关断未选中存储块的传输晶体管Pass Tr。全局字线Global WL的电压可以维持在第一电压脉冲V2。由于传输晶体管Pass Tr被关断，因此局部字线Local WL可以处于浮置状态。由于与相邻端子的电容耦合，局部字线Local WL的电压可以被增大参考电压Vf。因此，局部字线Local WL可以被浮置在高电压(VH)状态，在该高电压(VH)状态中，局部字线Local WL从第一电压脉冲V2的电平增大参考电压Vf的电平。

在时间点t2处，半导体存储器件可以将被施加至全局字线Global WL的第一电压脉冲V2放电至放电电压VD。在晚于时间点t1的时间点t2处，被传送至局部字线Local WL的第一电压脉冲V2可以通过将全局字线Global WL放电来维持。图11图示了在从传输晶体管Pass Tr被关断的时间点t1延迟的时间点t2处，将全局字线Global WL放电。然而，根据各种实施例，也可以在时间点t1处对全局字线Global WL执行。也可以在时间点t1处将全局字线Global WL放电。

参照图11，当未选中存储块的全局字线Global WL的放电电压不是0V，而是具有任意正电压电平的放电电压VD时，可以防止由泄漏导致的局部字线Local WL的电势降低。

图12是图示根据实施例的由半导体存储器件的操作导致的效果的示例代表的示图。

参照图12，半导体存储器件可以通过施加关于未选中存储块的块字线和全局字线的偏压来维持局部字线的高电势，如参照图8至图11所述。

甚至在高电压擦除偏压被施加至源极时，源极选择晶体管1005的电势可以被增大，使得源极选择晶体管1005与源极结之间的电势差可以减小(1003)。因此，可以减少重叠区域中由GIDL电流导致的热空穴的产生。

当局部字线形成高电势时，即使在沟道的电势增大时，沿沟道方向的横向电场和沿存储单元的方向的垂直电场也可以减小。结果，热空穴可能难以沿沟道方向或存储单元的方向流动。因此，沟道区中俘获的电荷数量可以减少，从而降低读取操作期间的错误率。

图13是图示由被施加至未选中存储块的电压脉冲导致的源极选择线的电势改变的示图。

为了抑制由未选中存储块的源极与源极选择晶体管SSL Tr之间的GIDL电流导致的热空穴的产生，被施加至源极的高电压擦除电压与源极选择晶体管SSL Tr之间的电势差要小。因此，可能有必要增大源极选择晶体管SSL Tr的电势。

参照图13，在常规擦除操作期间，可以将0V的电压施加(1301)至未选中存储块的块字线以关断传输晶体管Pass Tr。因此，全局字线Global WL、全局源极选择线Global SSL和全局漏极选择线Global DSL的偏压不会被传送至局部字线Local WL、局部源极选择线Local SSL和局部漏极选择线Local DSL。当传输晶体管Pass Tr被关断时，局部字线Local WL、局部源极选择线Local SSL和局部漏极选择线Local DSL的电势可以通过电容耦合而稍稍增大(1305)。

在时间点t0与时间点t1之间的时间间隔期间(在该时间间隔中，擦除电压被施加至公共源极端子Source Bias(1303))，根据实施例的半导体存储器件可以通过将正电压脉冲(1303)施加至传输晶体管Pass Tr的栅电极而导通传输晶体管Pass Tr。另外，在同一时间间隔期间，第三电压脉冲V4可以被施加至全局字线Global WL、全局源极选择线Global SSL和全局漏极选择线Global DSL。由于传输晶体管Pass Tr被导通，因此第三电压脉冲V4可以被传送至局部字线Local WL、局部源极选择线Local SSL和局部漏极选择线Local DSL。

在时间点t1处，半导体存储器件可以通过将未选中存储块的块字线放电来关断传输晶体管Pass Tr。局部字线Local WL、局部源极选择线Local SSL和局部漏极选择线Local DSL的电势可以增大由全局字线Global WL、全局源极选择线Global SSL和全局漏极选择线Global DSL诱导的第三电压脉冲电平与由电容耦合导致的电势的总和。

图14是图示图1中所示的存储系统1000的应用示例2000的框图。

参照图14，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个半导体存储芯片。半导体存储芯片可以被划分为多个组。

图14图示了分别经由第一通道CH1至第k通道CHk与控制器2200通信的多个组。 每个存储芯片可以以与以上参照图2描述的半导体存储器件100实质上相同的方式来配置和操作。

每个组可以经由单个公共通道与控制器2200通信。控制器2200可以以与以上参照图1描述的控制器200基本上相同的方式来配置，并且可以控制半导体存储器件2100的多个存储芯片。

图14图示耦接至单个通道的多个半导体存储芯片。然而，可以修改存储系统2000，使得单个半导体存储芯片可以耦接至单个通道。

控制器2200和半导体存储器件2100可以被集成至单个半导体器件中。在实施例的示例中，控制器2200和半导体存储器件2100可以被集成至单个半导体器件中以形成存储卡。例如，控制器2200和半导体存储器件2100可以被集成至单个半导体器件中以形成PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑式快闪(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用快闪储存器(UFS)。

控制器2200和半导体存储器件2100可以被集成至单个半导体器件以形成半导体驱动器(固态驱动器(SSD))。半导体驱动器(SSD)可以包括被配置为储存半导体存储器中的数据的储存器件。当存储系统1000用作半导体驱动器(SSD)时，可以显著改善耦接至存储系统1000的主机的操作速度。

在示例中，存储系统2000可以用作电子设备(诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助手(PDA)、便携式计算机、网络板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数字相机、三维(3D)电视、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字录像机、数字视频播放器、用于在无线环境中收发信息的设备、用于家庭网络的各种电子设备中的一种、用于计算机网络的各种电子设备中的一种、用于远程信息处理网络的各种电子设备中的一种、RFID设备和/或用于计算系统的各种设备中的一种)的各种部件中的一种。

在实施例的示例中，半导体存储器件2100或存储系统2000可以以各种方式来封装。例如，半导体存储器件2100或存储系统2000可以使用各种方法(诸如层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方 扁平封装(TQFP)、系统内封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)和/或晶片级处理层叠封装(WSP)等)来封装。

图15是图示包括图14中所示的存储系统2000的计算系统3000的框图。

参照图15，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储系统2000。

存储系统2000可以经由系统总线3500电耦接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。经由用户接口3300提供的数据或者由中央处理单元3100处理的数据可以被储存在存储系统2000中。

图15图示经由控制器2200耦接至系统总线3500的半导体存储器件2100。然而，半导体存储器件2100可以直接耦接至系统总线3500。控制器2200的功能可以由中央处理单元3100和RAM 3200来执行。

图15图示了以上参照图14描述的存储系统2000。然而，存储系统2000可以由以上参照图1描述的存储系统1000来代替。在实施例的示例中，计算系统3000可以分别包括以上参照图1和图14描述的存储系统1000和2000二者。

根据实施例，可以提供一种具有改善可靠性的半导体存储器件及其操作方法。

虽然已经参照本公开实施例的示例描述了本公开，但是本领域技术人员将理解的是，在不脱离如所附权利要求限定的本公开的精神和范围的情况下，可以做出形式和细节上的各种变化。

在实施例的上述示例中，如本领域技术人员都理解的那样，在不脱离本申请的精神的情况下，可以省略本文描述的特征或步骤，可以包括额外步骤或特征，和/或可以以与在文本所陈述的特定组合不同的方式来组合本文所描述的特征或步骤。

虽然已经说明了本公开的实施例的示例并且已经使用了附图和特定术语，但是以一般含义来使用它们以帮助理解本公开，并且不限制本公开的范围。对于本公开所属领域的本领域技术人员将明显的是，除实施例的以上提及的示例以外，可以基于本公开精神做出其他变型。