具有芯片ID生成电路的半导体器件及多芯片封装的制作方法

对相关申请的交叉引用

此申请要求于2015年10月29日在韩国知识产权局提交的韩国专利申请no.10-2015-0151101的优先权，通过引用将其公开全部合并于此。

在此描述的主题的示范性实施方式涉及一种半导体器件，并且更具体地，涉及一种包括灵活地重新分配堆叠存储器件的存储芯片的芯片id的芯片id生成电路的多芯片封装。

背景技术：

为了实现高性能、高密度、低成本和小尺寸而设计和制造半导体器件。正在开发多芯片封装技术，其中多个芯片被集成到单一封装中。可以使用多芯片封装技术，以便处理器和存储芯片、逻辑芯片和存储芯片、或者存储芯片被集成到单一封装中。如果相同类型的存储芯片被集成到多芯片封装中，则每个存储芯片被设计为具有唯一id。在多芯片封装过程之后，如果一个存储芯片变得有缺陷，则包括有缺陷的存储芯片的多芯片封装作为整体被视为有缺陷的。因此，包括在多芯片封装中但是没有任何缺陷的存储芯片也被丢弃，从而降低了半导体制造产率并增加了制造成本。

技术实现要素：

示范性实施方式提供了一种半导体器件，其中灵活地重新分配存储芯片的芯片id从而增加制造产率并减少成本。

示范性实施方式还提供了一种多芯片封装，其中灵活地重新分配通道的芯片id从而增加制造产率并减少成本。

根据示范性实施方式的一方面，提供了一种包括多个芯片的半导体器件，其中每个芯片包括：包括存储单元阵列的核心区域；被配置为提供外部接口的接口区域；芯片id生成电路，被配置为选择性地修改相应芯片的核心区域的芯片id；以及主/从分类电路，被配置为识别相应芯片的接口区域是主芯片还是从芯片。

根据示范性实施方式的另一个方面，提供了一种包括多个存储芯片的多芯片封装，该多芯片封装包括：存储缓冲器，被配置为执行多芯片封装的外部接口功能并执行相对于存储芯片的信号分发功能；以及包括通道的存储芯片，所述通道堆叠在存储缓冲器上、经由贯通电极电连接到彼此并且提供独立于存储缓冲器的接口，其中每个存储芯片包括选择性地修改相应通道的芯片id的芯片id生成电路。

根据示范性实施方式的另一个方面，提供了一种包括多个芯片的半导体器件，每一个包括：芯片id生成电路，其包括芯片控制电路和包括多个熔断器组的芯片熔断单元；主/从分类电路，其包括芯片操作控制电路和芯片状态检测电路；包括存储单元阵列的核心区域；以及接口区域，包括用于连接到外部设备的连接端子，其中相邻芯片经由贯通电极连接到彼此，其中芯片id生成电路通过选择所述多个熔断器组之一来选择性地生成芯片id，其中主/从分类电路被配置为响应于通过接口区域的外部设备连接而确定各个芯片操作为主芯片还是从芯片，高电平信号指示相应芯片要成为主芯片，而低电平信号指示相应芯片要成为从芯片。

附图说明

根据以下结合附图的详细描述，将更清楚地理解在此描述的主题的示范性实施方式，附图中：

图1示出根据示范性实施方式的半导体器件；

图2至图4是用于描述根据示范性实施方式的其中选择性地重新分配芯片id的半导体器件的示图；

图5是用于描述根据示范性实施方式的包括芯片id生成电路的半导体器件的示图；

图6和图7是用于描述图5的芯片id生成电路的示图；

图8至图11是用于描述根据示范性实施方式的多芯片封装的示图；

图12是示出根据示范性实施方式的包括具有芯片id生成电路的存储器件被应用到的移动系统的框图；以及

图13是示出根据示范性实施方式的包括芯片id生成电路的存储器件被应用到的计算系统的框图。

具体实施方式

下文中，将参照附图详细描述例子示范性实施方式。因为示范性实施方式可以具有不同的修改的实施例，所以某些实施例在附图中图解并且在示范性实施方式的详细描述中描述。然而，这没有将发明构思限制在特定的示范性实施方式中，并且应该理解，发明构思覆盖发明构思的想法和技术范围之内的所有修改、等价和代替。相似的参考数字始终指代相似的元素。在附图中，为了描述方便和清楚，夸大、缩小或示意性地图解每个结构的尺寸和大小。

在半导体器件中，高容量动态随机存取存储器(dram)可以用包括多个存储管芯(die)或存储器层的多芯片封装来实现。例如，每个存储器管芯或存储器层可以对应于半导体芯片。多芯片封装可以是通过堆叠多个半导体芯片或者各种半导体芯片而被实现为一个封装的半导体封装。

dram还可以包括电连接到多个堆叠的存储管芯的逻辑管芯。逻辑管芯可以从存储控制器接收命令、地址、时钟和数据，并且执行向存储管芯供应所接收的命令、地址、时钟和数据的信号分发功能。逻辑管芯可以与存储控制器接口连接，并且缓冲全部命令、地址、时钟和数据，从而操作为存储控制器和存储管芯之间的存储缓冲器。例如经由多个贯通衬底过孔(throughsubstratevias，tsv)，更具体地也被称为贯通硅过孔，并且一般地称为贯通电极，逻辑管芯可以向或从存储管芯发送或接收信号。

图1示出根据示范性实施方式的半导体器件100。

如图1中所示，半导体器件100可以是多芯片封装，其中堆叠了第一至第四管芯110、120、130和140。第一至第四管芯110、120、130和140(每个可以是半导体芯片)可以使用贯通衬底过孔(tsv)诸如贯通硅过孔来电连接到彼此。tsv可以连接到第一至第四管芯110-140当中的相邻管芯的电极焊盘以及第一至第四管芯110-140的接触电极焊盘的凸起(bump)。

如在此使用的，例如，半导体器件可以被称为诸如以下的器件：半导体器件(例如，存储芯片和/或形成在管芯上的逻辑芯片)、半导体芯片的堆叠、包括堆叠在封装衬底上的一个或多个半导体芯片的半导体封装或者包括多个封装的封装上封装(package-on-package)器件。这些器件可以使用球栅阵列、线接合、贯通衬底过孔或者其它电连接元件来形成，并且可以包括诸如易失性或非易失性存储器件的存储器件。

如在此使用的电子设备可以指代这些半导体器件，但是可以另外包括含有诸如以下的这些器件的产品：存储模块、存储卡、包括额外组件的硬驱动器或者移动电话、膝上型计算机、平板、台式机、相机或其它消费电子设备等。

第一至第四管芯110-140可以是相同类型，并且可以被称为每个具有包括存储单元阵列的核心区域的存储管芯。例如，每个管芯可以是特定类型的易失性或非易失性存储器，诸如dram、nand、mram或其它类型的存储器。然而，第一至第四管芯110-140不限于全都是相同类型。在一个实施例中，核心区域对应于存储管芯的存储单元区域(例如，包括行和列或存储单元)。存储单元区域也可以被称为管芯或芯片的存储单元阵列部分。除了核心区域，第一至第四管芯110-140可以每个包括接口区域。接口区域可以针对半导体器件100的外部设备执行接口连接功能。接口区域也可以被称为管芯或芯片的接口电路部分。例如，接口区域可以包括用于控制对核心区域(例如，对管芯的存储单元阵列)的存取的电路，所述电路包括诸如列和行译码器、i/o控制电路等的组件。虽然在半导体器件100中堆叠了四个管芯，但是示范性实施方式不限于此。根据示范性实施方式，第一至第四管芯110-140可以是不同类型，例如，处理器和存储芯片、逻辑芯片和存储芯片、或者缓冲器芯片和存储芯片。

第一管芯110可以执行针对诸如存储控制器的外部设备的接口连接功能，并且操作为主芯片ms，其执行缓冲命令、地址、时钟和数据并向第一至第四管芯110-140发送缓冲的命令、地址、时钟和数据的信号分发功能。第一管芯110可以基于命令、地址、时钟和数据对第一管芯110中的核心区域中的存储单元阵列执行读和/或写操作。

第二管芯120可以基于通过tsv接收的命令、地址、时钟和数据对第二管芯120中的核心区域中的存储单元阵列执行读和/或写操作。第三管芯130和第四管芯140也可以分别基于通过tsv接收的命令、地址、时钟和数据来对第三管芯130和第四管芯140中的核心区域中的存储单元阵列执行读和/或写操作。第二至第四管芯120-140可以操作为相对于作为主芯片ms的第一管芯110的从芯片slv。

连接到半导体器件100的存储控制器可以使用主/从分类电路来识别半导体器件100的第一至第四管芯110-140。存储控制器可以基于芯片id(cid)来识别第一至第四管芯110-140的核心区域。通过使用第一至第四管芯110-140的主/从分类电路，可以就其接口区域充当主芯片还是从芯片方面来识别第一至第四管芯110-140。

根据示范性实施方式，例如，存储控制器可以将第一管芯110的核心区域识别为cid0，并且将第二至第四管芯120至140的核心区域顺序地识别为cid1、cid2和cid3。第一管芯110的接口区域可以被识别为主芯片，并且第二、第三和第四芯片120、130和140的接口区域可以被识别为从芯片。

其间，在半导体芯片100被作为产品转送之前，第一至第四管芯110-140之一可能变得有缺陷。在这种情况下，代替将半导体器件100作为整体视为有缺陷的产品，如果阻止具有缺陷的管芯的芯片id并且新的芯片id被重新分配给正常的工作管芯，则可以增加半导体器件的产率并且可以减少制造成本。根据示范性实施方式，提供了包括芯片id生成电路的半导体器件，所述芯片id生成电路选择性地重新分配芯片id给多芯片封装的第一至第四管芯110-140。

图2至图4是用于分别描述根据示范性实施方式的选择性地重新分配芯片id的半导体器件100a、100b和100c的示图。

如图2中所示，与图1的半导体器件100相比，当半导体器件100a的第一管芯110的核心区域是有缺陷的并且半导体器件100a的第三管芯130被确定为有缺陷的芯片时，可以实施仅包括第一管芯110、第二管芯120和第四管芯140的接口区域的多芯片封装。cid0被重新分配作为第二管芯120的芯片id，并且cid1可以被重新分配作为第四管芯140的芯片id。第一管芯110和第三管芯130的芯片id的输出可以被阻止。即使当第一管芯110的芯片id被阻止时，充当相对于存储控制器的接口的第一管芯110的接口区域可以被激活。第一管芯110可以操作为主芯片ms。

如图3中所示，与图1的半导体器件100相比，当选择停止使用半导体器件100b的第二管芯120，并且半导体器件100b的第三管芯130被确定为有缺陷的芯片时，可以实施仅包括第一管芯110和第四管芯140的多芯片封装。虽然第二管芯120不是有缺陷的芯片，但是考虑到半导体器件100b的产品可靠性，可以选择第二管芯120停止其使用。将芯片指定为有缺陷的和/或指定为不使用的芯片可以是对芯片的测试的结果。例如，在对不同芯片的测试之后，如果特定芯片重复地无法正确地存储数据，则它可以被指定为失败的芯片。或者，如果特定的芯片始终花费多于期望的时间量来读或写数据，则它可以被指定为失败的芯片。选择性地去掉(kill)的芯片可以是具有低于失败阈值的错误频率和/或速度、但是仍然低于期望的可靠性和/或速度级别的芯片。将芯片指定为失败的和/或不使用的芯片可以在测试阶段自动进行，或者可以在用户的交互下进行。“不使用的芯片”当在此描述时，指的是被选择性地去掉的芯片或者是失败的芯片。第一管芯110的芯片id是cid0不变，而cid1可以被重新分配作为第四管芯140的芯片id。第二管芯120和第三管芯130的芯片id的输出可以被阻止。

如图4中所示，与图1的半导体器件100相比，当半导体芯片100c的第三管芯130被确定为有缺陷的芯片时，可以实施仅包括第一管芯110、第二管芯120和第四管芯140的多芯片封装。第一管芯110和第二管芯120的芯片id分别是cid0和cid1不变，而cid2可以被重新分配作为第四管芯140的芯片id。第三管芯130的芯片id的输出可以被阻止。

参照图2至图4描述的重新分配芯片id的方法可以例如使用图5中所示的芯片id生成电路来执行。

图5是用于描述根据示范性实施方式的包括芯片id生成电路的半导体器件100的示图。

如图5中所示，在半导体器件100中，第一至第四管芯110-140分别包括芯片id生成电路111、121、131和141以及主/从分类电路114、124、134和144。

在第一管芯110中，芯片id生成电路111可以包括芯片id熔断单元112和用于修改第一管芯110的芯片id的芯片id控制电路113。芯片id熔断单元112，也被称为芯片id熔断电路112，可以包括多个熔断器组，并且可以选择性地将芯片id编程到多个熔断器组。芯片id控制电路113可以提供从芯片id熔断单元112的多个熔断器组当中选择的熔断器组的输出作为第一管芯110的芯片idcid。

芯片id生成电路111可以将作为例如cid＝0的第一管芯110的芯片id编程到芯片熔断单元112的多个熔断器组之一，并且可以经由芯片id控制电路113提供作为cid＝0的第一管芯110的芯片id。根据本示范性实施方式，作为第一管芯110的芯片id提供的cid＝0也可以应用于图1、图3和图4的示范性实施方式。

在某些示范性实施方式中，第一管芯110的主/从分类电路114可以控制第一管芯110使得第一管芯110的接口区域操作为主芯片。例如，不管第一管芯110的芯片id如何，第一管芯110的主/从分类电路114可以控制第一管芯110使得第一管芯110操作为主芯片。第一管芯110的主/从分类电路114的上述控制可以应用于图2的示范性实施方式。

主/从分类电路114可以包括芯片状态检测电路115和芯片操作控制电路116。芯片状态检测电路115可以连接到第一管芯110的外部连接端子510(例如，可以在第一管芯110的外表面形成的凸起、焊接球或其它传导性端子)，并且可以检测外部连接端子510的接合状态并输出第一检测信号int_det1。可以基于第一检测信号int_det1来确定第一管芯110的芯片状态。

在某些示范性实施方式中，当第一管芯110的外部连接端子510接合到连接到例如电源电压vdd的信号线时，外部连接端子510被设置为逻辑高h。芯片状态检测信号115输出作为逻辑高h的第一检测信号int_det1，并且识别第一管芯110是主芯片。芯片操作控制电路116可以响应于作为逻辑高h的第一检测信号int_det1来控制第一管芯110操作为主芯片。

在某些示范性实施方式中，可以使用管芯110的多个外部连接端子来例如从管芯110外部的控制器或测试器接收主/从控制信号。如果在测试或操作期间，确定管芯110要成为主芯片，那么信号(例如，从/主芯片选择信号)可以通过多个外部连接端子发送，并且可以导致芯片状态检测电路115输出第一值(例如，高)或第二值(例如，低)。例如，从/主芯片选择信号的第一值可以导致芯片状态检测电路115输出指示第一管芯110要成为主芯片的第一值。相反，从/主芯片选择信号的除了第一值的其它值可以导致芯片状态检测电路115输出指示第一管芯110要成为从芯片的第二值。

在第二管芯120中，芯片id生成电路121可以包括芯片id熔断单元122和用于修改第二管芯120的芯片id的芯片id控制电路123。芯片id熔断单元122可以包括多个熔断器组，并且可以选择性地将芯片id编程到多个熔断器组。芯片id控制电路123可以提供从芯片id熔断单元122的多个熔断器组当中选择的熔断器组的输出作为第二管芯120的芯片idcid。

芯片id生成电路121可以将作为例如cid＝1的第二管芯120的芯片id编程到芯片id熔断单元122的多个熔断器组之一，并且可以经由芯片id控制电路123提供作为cid＝1的第二管芯120的芯片id。

根据示范性实施方式，作为第二管芯120的芯片id提供的cid＝1也可以应用于图1和图4的示范性实施方式。根据另一示范性实施方式，当如图2中所示第二管芯120的芯片id被改变为cid＝0时，芯片id生成电路121可以使用芯片id熔断单元122的多个熔断器组的另一个来编程作为cid＝0的第二管芯120的芯片id，并且可以经由芯片id控制电路123提供作为cid＝0的第二管芯120的芯片id。

在某些示范性实施方式中，第二管芯120的主/从分类电路124可以控制第二管芯120操作为从芯片。例如，不管第二管芯120的芯片id如何，第二管芯120的主/从分类电路124可以控制第二管芯120操作为从芯片。

主/从分类电路124可以包括芯片状态检测电路125和芯片操作控制电路126。芯片状态检测电路125可以连接到第二管芯120的外部端子520(例如，凸起、焊接球或其它传导性端子)，并且可以检测外部连接端子520的接合状态并且输出第二检测信号int_det2。可以基于第二检测信号int_det2来确定第二管芯120的芯片状态。

在某些示范性实施方式中，当第二管芯120的外部连接端子520接合到连接到例如地电压vss的信号线时，外部连接端子520被设置为逻辑低l。芯片状态检测信号125输出作为逻辑低l的第二检测信号int_det2，并且识别第二管芯120是从芯片。芯片操作控制电路126可以响应于作为逻辑低l的第二检测信号int_det2来控制第二管芯120操作为从芯片。

在某些示范性实施方式中，可以使用管芯120的多个外部连接端子来例如从管芯120外部的控制器或测试器接收主/从控制信号。这些外部连接端子可以连接到管芯110的各个外部连接端子(例如，通过tsv)。如果在测试或操作期间，确定管芯120要成为主芯片，那么信号(例如，从/主芯片选择信号)可以通过多个外部连接端子发送，并且可以导致芯片状态检测电路125输出第一值(例如，高)或第二值(例如，低)。例如，从/主芯片选择信号的除第一值的第二值可以导致芯片状态检测电路125输出指示第二管芯120要成为主芯片的第一值。相反，从/主芯片选择信号的除了第二值之外的其它值可以导致芯片状态检测电路125输出指示第二管芯120要成为从芯片的第二值。

在第三管芯130中，芯片id生成电路131可以包括芯片id熔断单元132和用于修改第三管芯130的芯片id的芯片id控制电路133。芯片id熔断单元132可以包括多个熔断器组，并且可以选择性地将芯片id编程到多个熔断器组。芯片id控制电路133可以提供从芯片id熔断单元132的多个熔断器组当中选择的熔断器组的输出作为第三管芯120的芯片idcid。

芯片id生成电路131可以将作为例如cid＝2的第三管芯230的芯片id编程到芯片id熔断单元132的多个熔断器组之一，并且可以经由芯片id控制电路123提供作为cid＝2的第三管芯130的芯片id。

根据示范性实施方式，作为第三管芯130的芯片id提供的cid＝2也可以应用于图1的示范性实施方式。根据另一示范性实施方式，当如在图2至图4的示范性实施方式中，第三管芯130被确定为有缺陷的芯片时，芯片id生成电路131可以经由芯片id控制电路133阻止提供第三管芯130的芯片id。

在某些示范性实施方式中，第三管芯130的主/从分类电路134可以控制第三管芯130操作为从芯片。例如，不管第三管芯130的芯片id如何，第三管芯130的主/从分类电路134可以控制第三管芯130使得第三管芯130操作为从芯片。

主/从分类电路134可以包括芯片状态检测电路135和芯片操作控制电路136。在某些示范性实施方式中，芯片状态检测电路135可以连接到第三管芯130的外部连接端子530(例如，凸起、焊接球或其它传导性端子)，检测外部连接端子530的接合状态，并且输出第三检测信号int_det3。可以基于第三检测信号int_det3来确定第三管芯130的芯片状态。

在某些示范性实施方式中，当第三管芯130的外部连接端子530接合到连接到例如地电压vss的信号线时，外部连接端子530被设置为逻辑低l。芯片状态检测电路135输出作为逻辑低l的第三检测信号int_det3，并且识别第三管芯130是从芯片。芯片操作控制电路136可以响应于作为逻辑低l的第三检测信号int_det3来控制第三管芯130操作为从芯片。

在某些示范性实施方式中，可以使用管芯130的多个外部连接端子来例如从管芯130外部的控制器或测试器接收主/从控制信号。这些外部连接端子可以连接到管芯110的各个外部连接端子(例如，通过tsv)，以及连接到管芯120。如果在测试或操作期间，确定管芯130要成为主芯片，那么信号(例如，从/主芯片选择信号)可以通过多个外部连接端子发送，并且可以导致芯片状态检测电路135输出第一值(例如，高)或第二值(例如，低)。例如，从/主芯片选择信号的不同于第一和第二值的第三值可以导致芯片状态检测电路135输出指示第三管芯130要成为主芯片的第一值。相反，从/主芯片选择信号的除了第三值之外的其它值可以导致芯片状态检测电路135输出指示第三管芯130要成为从芯片的第二值。

在第四管芯140中，芯片id生成电路141可以包括芯片id熔断单元142和用于修改第四管芯140的芯片id的芯片id控制电路143。芯片id熔断单元142可以包括多个熔断器组，并且可以选择性地将芯片id编程到多个熔断器组。芯片id控制电路143可以提供从芯片id熔断单元142的多个熔断器组当中选择的熔断器组的输出作为第四管芯140的芯片id。

芯片id生成电路141可以将作为例如cid＝3的第四管芯140的芯片id编程到芯片id熔断单元142的多个熔断器组之一，并且可以经由芯片id控制电路143提供作为cid＝3的第四管芯140的芯片id。

根据示范性实施方式，作为第四管芯140的芯片id提供的cid＝3也可以应用于上述图1的示范性实施方式。根据另一示范性实施方式，当如图2和图3的示范性实施方式中第四管芯140的芯片id被改变为cid＝1时，芯片id生成电路141可以将作为例如cid＝1的第四管芯140的芯片id编程到芯片id熔断单元142的多个熔断器组的另一个，并且可以经由芯片id控制电路143提供作为cid＝1的第四管芯140的芯片id。根据另一示范性实施方式，当如图4的示范性实施方式中第四管芯140的芯片id被改变为cid＝2时，芯片id生成电路141可以将作为例如cid＝2的第四管芯140的芯片id编程到芯片id熔断单元142的多个熔断器组的另一个，并且可以经由芯片id控制电路143提供作为cid＝2的第四管芯140的芯片id。

在某些示范性实施方式中，第四管芯140的主/从分类电路144可以控制第四管芯140操作为从芯片。例如，不管第四管芯140的芯片id如何，第四管芯140的主/从分类电路144可以控制第四管芯140使得第四管芯140操作为从芯片。

主/从分类电路144可以包括芯片状态检测电路145和芯片操作控制电路146。在某些示范性实施方式中，芯片状态检测电路145可以连接到第四管芯140的外部连接端子540(例如，凸起、焊接球或其它传导性端子)，检测外部连接端子540的接合状态，并且输出第四检测信号int_det4。可以基于第四检测信号int_det4来确定第四管芯140的芯片状态。

在某些示范性实施方式中，当第四管芯140的外部连接端子540接合到连接到例如地电压vss的信号线时，外部连接端子540被设置为逻辑低l。芯片状态检测信号145输出作为逻辑低l的第四检测信号int_det4，并且识别第四管芯140是从芯片。芯片操作控制电路146可以响应于作为逻辑低l的第四检测信号int_det4来控制第四管芯140操作为从芯片。

在某些示范性实施方式中，可以使用管芯140的多个外部连接端子来例如从管芯140外部的控制器或测试器接收主/从控制信号。这些外部连接端子可以连接到管芯110的各个外部连接端子(例如，通过tsv)，以及连接到管芯120和130。如果在测试或操作期间，确定管芯140要成为主芯片，那么信号(例如，从/主芯片选择信号)可以通过多个外部连接端子发送，并且可以导致芯片状态检测电路145输出第一值(例如，高)或第二值(例如，低)。例如，从/主芯片选择信号的不同于第一、第二和第三值的第四值可以导致芯片状态检测电路145输出指示第四管芯140要成为主芯片的第一值。相反，从/主芯片选择信号的除了第四值之外的其它值可以导致芯片状态检测电路145输出指示第四管芯140要成为从芯片的第二值。

如以上参照图1至图4所述，因为相对于第四管芯140可能需要重新分配诸如cid＝1、cid＝2、cid＝3的芯片id的操作，下面参照图6来描述第四管芯140的芯片id生成电路141的操作作为芯片id生成电路111、121、131和141的代表性示例。第四管芯140的芯片id生成电路141的操作的描述也可以应用于其它芯片id生成电路111、121和131。

图6和图7是用于描述图5的芯片id生成电路141的示图。图6是示出芯片id生成电路141的框图，并且图7是示出芯片id生成电路141中的熔断器组的电路图。

如图6中所示，芯片id生成电路141可以包括芯片id熔断单元142和芯片id控制电路143。芯片id熔断单元142可以包括第一熔断器组611和第二熔断器组612。根据示范性实施方式，芯片id熔断单元142可以包括各种数量的熔断器组。

第一熔断器组611和第二熔断器组612可以每个被配置为包括反熔断器712的反熔断器阵列，如图7中所示。反熔断器712具有与熔断器元件的电特性相反的电特性。即，反熔断器712是在非编程状态具有相对高的电阻值并且在编程状态具有相对低的电阻值的电阻性熔断器元件。

反熔断器712通常包括导体和插入在导体之间的介电体。通过经由反熔断器712的导体在其两端施加高电压来破坏两个导体之间的介电体，从而对反熔断器712编程。作为编程的结果，反熔断器712的在其两端的导体可以缩短，使得反熔断器712可以具有低电阻值。

反熔断器712可以是耗尽型金属氧化物半导体(mos)晶体管，其中源极4和漏极5彼此连接。在初始状态中，连接到栅极3的第一节点6和共同连接到源极4和漏极5的第二节点7之间的电阻相对较高，因为第一节点6和第二节点7经由栅氧化层彼此分开。因此，没有电流在第一节点6和第二节点7之间流动。例如，没有电流流动的此状态可以被设置为作为非编程状态的逻辑“低”。

通过在第一节点6和第二节点7之间施加击穿电压而破坏栅氧化层，可以将反熔断器712不能逆转地从非传导性状态转变为电传导状态。当破坏了栅氧化层时，第一节点6和第二节点7之间的电阻被减小。此状态可以被设置为作为编程状态的逻辑“高”。

根据某些示范性实施方式，在此描述的不同管芯上的各种熔断器组可以根据例如从半导体器件100外部的控制器或测试器发送的控制信号来编程。例如，熔断器组可以在半导体器件100的测试阶段期间被编程。

如图6中所示，在第一熔断器组611和第二熔断器组612中，可以对特定的反熔断器712选择性地编程来存储第四管芯140的芯片id(见图1)。第一熔断器组611可以被编程为cid＝3，这是第四管芯140的初始、默认芯片id。第二熔断器组612可以被编程为cid＝1，这是图3的第四管芯140的芯片id。或者，第二熔断器组612可以被编程为cid＝2，这是图4的第四管芯140的芯片id。

芯片id生成电路141可以通过链接到支持测试模式的模式寄存器tmrs620来确定第四管芯140的芯片id。在将芯片id编程到芯片id熔断单元142的第一熔断器组611和第二熔断器组612之前，可以在测试第四管芯140的芯片id的操作中使用模式寄存器tmrs620。可以在将芯片id重新分配给芯片id熔断单元142中的第一熔断器组611和第二熔断器组612之一之前，或者也可以在重新分配芯片id之后，执行测试第四管芯140的芯片id的操作。通过使用模式寄存器tmrs620来测试和确定的芯片id可以被编程到第一熔断器组611和第二熔断器组612。

芯片id控制电路143可以包括选择信号生成单元630和第一复用器640。选择信号生成单元630可以生成选择信号sel，用于选择由第一熔断器组611和第二熔断器组612和模式寄存器tmrs620提供的芯片id之一。

选择信号生成电路630可以包括第一至第三信号提供器631至633和第二复用器634。第一信号提供器631可以提供用于选择由模式寄存器tmrs620提供的芯片id的第一信号tmrs_sel，并且第二信号提供器632可以提供用于选择由第一熔断器组611提供的芯片id的第二信号fuseset0_sel，并且第三信号提供器633可以提供用于选择由第二熔断器组612提供的芯片id的第三信号fuseset1_sel。

根据示范性实施方式，第一至第三信号提供器631至633可以由图7的反熔断器712实施。根据实施例，当芯片id熔断单元142包括多个熔断器组时，芯片选择生成电路630可以包括分别对应于所述多个熔断器组并且用于选择由每个熔断器组提供的芯片id的多个信号提供器。

第二复用器634可以选择第一至第三信号提供器631至633的第一至第三信号tmrs_sel、fuseset0_sel和fuseset1_sel之一，并且输出所选择的信号作为选择信号sel。第二复用器634的选择信号sel可以提供给第一复用器640。

第一复用器640可以响应于选择信号sel，选择由芯片熔断单元142的第一熔断器组611和第二熔断器组612和模式寄存器tmrs620提供的芯片id之一。通过使用第一熔断器组611和第二熔断器组612和模式寄存器tmrs620选择的芯片id可以被输出为第四管芯140的芯片idcid。通过包括两个不同的熔断器组611和612以及tmrs620，与选择器631、632和633组合，在半导体器件10的测试期间或操作期间，单个管芯的芯片id可以被改变多于一次(例如，通过在两个各自的熔断器组中包括用于芯片id的两个选项)，并且可以选择性地受控以具有不同值。根据示范性实施方式，当第四管芯140被确定为有缺陷的芯片时，第一复用器640可以阻止第四管芯140的芯片id的提供。

从第一复用器640输出的第四管芯140的芯片idcid可以与通过使用控制器600发布的芯片idcid#比较。比较器602可以比较通过使用控制器600发布的芯片idcid#与第四管芯140的芯片idcid来生成芯片id匹配信号cid_match。比较器602可以包括在第四管芯140中。当通过使用控制器600发布的芯片idcid#对应于第四管芯140的芯片idcid时，芯片匹配信号cid_match可以被激活，并且第四管芯140可以响应于控制器600的芯片idcid#来操作。根据示范性实施方式，比较器602可以包括在芯片id生成电路141中。

图8至图11是用于描述根据本发明构思的实施例的多芯片封装的示图。图8示出4通道接口多芯片封装800，并且图9示出2通道接口多芯片封装800a。图10和图11分别示出4通道多芯片封装800b和8通道多芯片封装800c。

如图8中所示，多芯片封装800可以包括在堆叠的存储器层810、820、830和840下面的存储缓冲器802。存储缓冲器802可以从存储控制器(未示出)接收命令、地址、时钟和数据，并且执行向存储器层810、820、830和840提供命令、地址、时钟和数据的信号分发功能。存储缓冲器802缓冲全部命令、地址、时钟和数据，从而存储控制器可以通过存储缓冲器802与存储器层810、820、830和840接口连接。

存储缓冲器802和存储器层810、820、830和840可以经由贯通衬底过孔tsv向和从彼此发送和接收信号。存储缓冲器802可以通过使用诸如过孔焊球(viasolderball)804的在多芯片封装800的外表面上形成的传导性单元来与外部存储控制器通信。

存储器层810、820、830和840可以每个构成多个独立的接口，称为第一至第四通道。存储器层810、820、830和840的第一至第四通道的每个可以包括独立的存储体，并且具有独立的时钟。第一通道810的芯片id被识别为cid＝0，并且第二通道820的芯片id可以被识别为cid＝1。第三通道830和第四通道840的芯片id可以分别被识别为cid＝2和cid＝3。存储缓冲器802可以将多芯片封装800设置为操作为包括第一至第四通道810至840的4通道接口。

在图9的存储器件800a中，当第二通道820的存储器层被确定为有缺陷的芯片，并且选择停止第三层830的存储器层的使用时，则存储缓冲器802可以被设置为操作为仅包括第一通道810和第四通道840的2通道接口。第一通道810的芯片id是cid0不变，而cid1可以被重新分配作为第四通道840的芯片id。第二通道820和第三通道830的芯片id可以被阻止。

在图10的多芯片封装800b中，四个存储器层810、820、830和840被堆叠为四个通道。存储器层810至840的每个可以包括上述图6的芯片id生成电路141。芯片id生成电路141可以包括芯片id熔断单元142和芯片id控制电路143，其中芯片id熔断单元142包括选择性地编程通道810至840的每个的芯片id的至少两个熔断器组，并且芯片id控制电路143输出从所述至少两个熔断器组选择的熔断器组的输出作为通道的芯片id。

芯片id生成电路141可以连接到模式寄存器tmrs620(见图6)来测试和确定存储器层810-840的芯片id。通过使用模式寄存器620来测试和确定的存储器层810-840的芯片id可以被编程到从芯片id熔断单元142中的至少两个熔断器组当中选择的熔断器组。当存储器层810至840的通道当中的通道被确定为有缺陷的或者被选择为停止其使用时，芯片id生成电路141可以阻止所确定的通道的芯片id的输出。

参照图11描述四个存储器层810、820、830和840被堆叠来构成八个通道的示例。在图11的多芯片封装800c中，存储器层810、820、830和840可以每个包括两个通道811和812、821和822、831和832以及841和842。

八个通道，即，通道811和812、821和822、831和832以及841和842可以每个包括上述图6的芯片id生成电路141。芯片id生成电路141可以包括芯片id熔断单元142和芯片id控制电路143，其中芯片id熔断单元142包括选择性地编程通道811和812、821和822、831和832以及841和842的每个的芯片id的至少两个熔断器组，并且芯片id控制电路143输出从所述至少两个熔断器组选择的熔断器组的输出作为通道的芯片id。

芯片id生成电路141可以连接到模式寄存器tmrs620(见图6)来测试和确定通道810-840的芯片id。通过使用模式寄存器620来测试和确定的通道811和812、821和822、831和832以及841和842的芯片id可以被编程到从芯片id熔断单元142中的至少两个熔断器组当中选择的熔断器组。当通道811和812、821和822、831和832以及841和842当中的通道被确定为有缺陷的或者被选择为停止其使用时，芯片id生成电路141可以阻止相应通道的芯片id的输出。

图12是示出根据示范性实施方式的包括具有芯片id生成电路的存储器件的移动系统1200的框图。

如图12中所示，移动系统1200可以包括经由总线1202连接到彼此的应用处理器1210、连通性单元1200、第一存储器件1230、第二存储器件1240、用户接口1250和电源1260。第一存储器件1230可以是易失性存储器件，并且第二存储器件1240可以是非易失性存储器件。

根据示范性实施方式，移动系统1200可以是诸如以下的移动系统：移动电话、智能电话、个人数字助理(pda)、便携式多媒体播放器(pmp)、数字相机、音乐播放器、便携式游戏机或导航系统。

应用处理器1210可以运行提供互联网浏览器、游戏或移动图像的应用。根据示范性实施方式，应用处理器1210可以包括单核处理器或多核处理器。例如，应用处理器1210可以包括双核处理器、四核处理器或六核处理器。此外，根据示范性实施方式，应用处理器1210还可以包括在应用处理器1210内部或外部的高速缓冲存储器。

连通性单元1220可以执行与外部设备的有线或无线通信。例如，连通性单元1220可以执行以太网通信、近场通信(nfc)、射频识别(rfid)通信、移动电信、存储卡通信或通用串行总线(usb)通信。例如，连通性单元1220可以包括基带芯片组并且支持诸如以下的通信：全球移动通信系统(gsm)、通用分组无线服务(gprs)、宽带码分多址(wcdma)或高速分组接入(hspa)。

作为易失性存储器件的第一存储器件1230可以存储通过使用应用处理器1210处理的数据作为写数据，或者可以操作为工作存储器。第一存储器件1230可以由包括多个存储芯片的多芯片封装形成，并且可以包括选择性地修改存储芯片的芯片id的芯片id生成电路1232。芯片id生成电路1232可以包括选择性地编程存储芯片的芯片id的至少两个熔断器组，并且可以输出从所述至少两个熔断器组当中选择的熔断器组的输出作为存储芯片的芯片id。当存储芯片被确定为有缺陷的芯片或者被选择为停止其使用时，芯片id生成电路1232可以阻止存储芯片的芯片id的输出。

作为非易失性存储器件的第二存储器件1240可以存储用于引导移动系统1200的引导图像。例如，第二存储器件1240可以是电可擦除可编程只读存储器(eeprom)、快闪存储器、相变随机存取存储器(pram)、电阻随机存取存储器(rram)、纳米浮栅存储器(nfgm)、聚合物随机存取存储器(poram)、磁随机存取存储器(mram)、铁电随机存取存储器(fram)或者与其类似的存储器。

用户接口1250可以包括至少一个输入设备(诸如键盘或触摸屏)和/或至少一个输出设备(诸如扬声器)或显示设备。电源1260可以供应移动系统1200的操作电压。此外，根据实施例，移动系统1200还可以包括相机图像处理器(cip)，并且还可以包括存储设备(诸如存储卡)、固态驱动器(ssd)、硬盘驱动器(hdd)或cd-rom。

图13是示出根据示范性实施方式的包括具有芯片id生成电路的存储器件的计算系统1300的框图。

计算系统1300可以包括处理器1310、输入/输出集线器1320、输入/输出集线器1330、存储器件1340和图形卡1350。根据示范性实施方式，计算系统1300可以是诸如以下的计算系统：个人计算机(pc)、服务器计算机、工作站、膝上型计算机、移动电话、智能电话、pda、pmp、数字相机、数字电视、机顶盒、音乐播放器、便携式游戏机或导航系统。

处理器1310可以运行各种计算功能诸如预定的计算或任务。例如，处理器1310可以是微处理器或中央处理单元(cpu)。根据实施例，处理器1310可以包括单核处理器或多核处理器。例如，处理器1310可以包括双核处理器、四核处理器或六核处理器。虽然在图13中示出包括一个处理器1310的计算系统1300，但是根据实施例计算系统1300还可以包括多个处理器。此外，根据实施例，处理器1310还可以包括在处理器1310内部或外部的高速缓冲存储器。

处理器1310可以包括控制存储器件1340的操作的存储控制器1311。包括在处理器1310中的存储控制器1311可以被称为集成存储控制器(imc)。根据实施例，存储控制器1311可以位于输入/输出集线器1320中。包括存储控制器1311的输入/输出集线器1320可以被称为存储控制器集线器(mch)。

存储器件1340可以被实现为包括多个存储芯片的多芯片封装，并且可以包括选择性地修改存储芯片的芯片id的芯片id生成电路1342。芯片id生成电路1342可以包括选择性地编程存储芯片的芯片id的至少两个熔断器组，并且可以输出从所述至少两个熔断器组当中选择的熔断器组的输出作为存储芯片的芯片id。当存储芯片被确定为有缺陷的芯片或者被选择为停止其使用时，芯片id生成电路1342可以阻止存储芯片的芯片id的输出。

输入/输出集线器1320可以控制诸如图形卡1350的设备和处理器1310之间的数据传输。输入/输出集线器1320可以经由各种类型的接口连接到处理器1310。例如，输入/输出集线器1320和处理器1310可以经由诸如以下的各种标准的接口连接：前端总线(fsb)、系统总线、超传输、闪电数据传输(lightingdatatransport，ldt)、快路径互连(qpi)、公共系统接口、外围组件互连快车(pcie)或公共系统接口(csi)。虽然在图13中示出包括一个输入/输出集线器1320的计算系统1300，但是根据示范性实施方式，计算系统1300可以包括多个输入/输出集线器。

输入/输出集线器1320可以提供相对于设备的各种接口。例如，输入/输出集线器1320可以提供加速图形端口(agp)接口、pcie或者通信流传输架构(csa)接口。

图形卡1350可以经由agp或者pcie连接到输入/输出集线器1320。图形卡1350可以控制用于显示图像的显示设备(未示出)。图形卡1350可以包括用于处理图像数据的内部处理器和内部半导体存储器件。根据示范性实施方式，除了或代替位于输入/输出集线器1320外部的图形卡1350，输入/输出集线器1320可以在其中包括图形设备包括在输入/输出集线器1320中的图形设备可以被称为集成图形。此外，包括存储控制器和图形设备的输入/输出集线器1320可以被称为图形和存储控制器集线器(gmch)。

输入/输出控制器集线器1330可以执行数据缓冲和接口仲裁，以便各种系统接口可以高效地操作。输入/输出控制器集线器1330可以经由内部总线连接到输入/输出集线器1320。例如，输入/输出集线器1320和输入/输出控制器集线器1330可以经由直接媒体接口(dmi)、集线器接口、企业南桥接口(esi)或pcie连接到彼此。

输入/输出控制器集线器1330可以提供相对于外围设备的各种接口。例如，输入/输出控制器集线器1330可以提供通用串行总线(usb)端口、串行高级技术附件(sata)端口、通用输入/输出(gpio)、低引脚数(lpc)总线、串行外围接口(spi)、pci或pcie。

根据示范性实施方式，处理器1310、输入/输出集线器1320或输入/输出控制器集线器1330中的至少两个可以被实现为芯片组。

虽然已经参照其示范性实施方式显示和描述了发明构思，但是将理解在不脱离所附权利要求的精神和范围的情况下，在其中可以进行形式和细节上的各种改变。