用于通过经由OTP元件的冗余分配在突发刷新中对存储器进行系统内修复的方法和装置与流程

本申请一般涉及半导体存储器，尤其涉及半导体存储器故障的修复。

背景技术：

能提供用于动态随机存取存储器(DRAM)中的失效地址修复的一种常规技术是包括通过烧断熔丝或反熔丝来被选择性地激活的冗余存储器单元。烧断熔丝或反熔丝地址可被称为“一次性编程”或“OTP”。然而，当应用于常规DRAM时，已知的常规OTP技术可导致DRAM数据内容丢失。数据内容丢失的原因是DRAM必须被周期性地刷新(读取和重写)以维持数据内容的有效性。如果刷新被中断达超过给定最大历时的时段，则可能丢失数据内容的有效性。已知的常规OTP技术可能需要可比DRAM能在不刷新的情况下能耐受的给定最大历时长得多的编程时间。在执行OTP之前将DRAM的数据内容卸载到另一存储器、对DRAM执行OTP、以及随后重新加载DRAM对于某些应用而言可以是有用的措施。然而，该措施可施加大量成本，包括例如用于卸载和重新加载的处理开销、以及对大量的实质上过多的存储器容量的增加的需求。

概述

本概述标识了一些示例方面的特征和各方面，并且不是对所公开的主题的排他性或穷尽性描述。各特征或各方面是被包括在本概述中还是从本概述中省略不旨在指示这些特征的相对重要性。描述了附加特征和方面，并且这些附加特征和方面将在阅读以下详细描述并查看形成该详细描述的一部分的附图之际变得对本领域技术人员显而易见。

公开了各种系统和方法，这些系统和方法可提供对RAM中的失效地址范围的修复连带包括但不限于将RAM的内容维持在有效状态等的进一步特征以及其它特征和益处。

根据一方面的示例方法可提供对具有冗余电路的随机存取存储器(RAM)的修复，并且可包括接收可标识RAM的失效地址的出错信息，并且响应于该出错信息可对该冗余电路应用一次性编程，并且在对冗余电路应用一次性编程之时能将RAM的内容维持在有效状态。

在一方面，所公开的方法可包括该RAM是动态接入RAM(DRAM)，并且这些方法可包括例如在将DRAM的内容维持在有效状态的同时以与刷新操作呈协作关系地来进行迭代的一次性编程以提供修复。

在一方面，所公开的装备可提供对具有可编程冗余电路的RAM的修复，并且可包括用于接收可标识RAM的失效地址的出错信息的装置，并且可包括用于响应于该出错信息对该冗余电路应用一次性编程并且在对冗余电路应用一次性编程之时将该RAM的内容维持在有效状态的装置。

在另一方面，所公开的装置可提供对具有可编程冗余电路的RAM的修复，并且可包括用于检测RAM中的失效地址并由此生成可标识该失效地址的出错信息的模块。所公开的装置还可包括用于将RAM的内容维持在有效状态的模块，以及用于响应于该出错信息对该冗余电路应用一次性编程的模块，而此时用于将RAM的内容维持在有效状态的模块将RAM的内容维持在有效状态。

在一方面，所公开的非瞬态计算机可读介质可包括代码，该代码在由处理器执行时可以使该处理器执行用于修复具有冗余电路的存储器设备而同时维持该存储器设备中的有效内容的操作。在另一方面，所公开的非瞬态计算机可读介质可包括在被执行时使得该处理器执行以下操作的代码：接收可标识RAM的失效地址的出错信息，并且响应于该出错信息对该冗余电路应用一次性编程，以及在对冗余电路应用一次性编程的同时将该RAM的内容维持在有效状态。

附图简要说明

给出附图以帮助描述本发明的各方面，并且提供这些附图仅仅是为了解说各方面而非对其进行限定。

图1示出了具有根据一个或多个方面配置的系统内错误管理式存储器的一个示例处理器系统的示意性功能框图。

图2示出了根据一个或多个方面的一个OTP突发修复过程中的示例操作的解说性事件序列。

图3示出了根据一个或多个方面的一个替代性OTP突发修复过程中的示例操作的解说性事件序列。

图4示出根据一个或多个示例性方面的一个示例个人通信和计算设备的功能示意图。

图5示出了具有根据一个或多个方面配置的系统内错误管理式存储器的一个示例处理器系统的示意性功能模块框图。

图6示出了根据各示例性方面的一个或多个修复过程中的及与其相关联的示例操作的流程图。

详细描述

本发明的诸方面在以下针对具体示例性方面的描述和相关附图中公开。可构想出替换性方面而不背离本发明的范围。在所描述的某些示例实现中，标识了其中各种组件结构和操作部分可从已知的常规技术取得并且随后根据一个或多个方面安排的实例。在此类实例中，已知的常规组件结构和/或操作部分的内部细节被省略以帮助避免潜在使创造性概念不明朗。

本文所使用的术语仅出于描述特定方面的目的，而并不旨在限定本发明的范围。

如本文所使用的措辞“示例性”意指“用作示例、实例或解说”。相应地，如本文所使用的术语“示例性方面”意指用作示例、实例或解说的方面，而并不一定优于或胜过其他方面。类似地，将理解，本文参照特征、优点或操作模式使用的术语“本发明的(各)方面”并不意指本发明的所有方面包括所讨论的特征、优点或操作模式。

如本文所使用的，单数形式的“一”、“某”和“该”旨在也包括复数形式，除非上下文另有明确指示。术语“包括”、“具有”、“包含”和/或“含有”在本文中使用时指明所陈述的特征、整数、步骤、操作、元素、和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、元素、组件和/或其群组的存在或添加。

某些方面按照例如在设计和制造的各个过程中或涉及这些过程的操作和步骤的形式描述。将理解，除了其中显式地另外陈述或其中从特定上下文变得清楚的实例以外，此类操作或步骤的所描述次序仅仅是出于示例目的，而并非必然限定可在实践中根据各个示例性方面应用的操作或步骤的次序。

另外，各种过程中的操作参照流程图来描述。将理解，流程图并非必然意味着一个框所示的操作在另一框所示的操作开始之际终止或无法继续。

某些方面是以示例操作、步骤、动作、或可由例如计算设备或计算设备的元件执行或受其控制的操作、步骤和动作序列的形式描述的。本领域普通技术人员在阅读本公开时将理解，此类操作、步骤、动作、序列和其它组合因此可由专用电路(例如，专用集成电路(ASIC))、由正被一个或多个处理器执行的程序指令、或由这两者的组合来执行或受其控制。

相应地，此类人员将领会，操作、步骤、动作、序列和其其它组合可被完全实施在任何形式的计算机可读存储介质内，其中存储有一经执行就将使相关联的处理器直接或间接地执行本文所描述的操作、步骤、动作、序列和其它组合的相应计算机指令集。因此，本发明的各种方面可以用数种不同形式来实施，所有这些形式都被构想落在所要求保护的主题内容的范围内。

图1示出了根据一个或多个示例性方面来配置的一个处理器系统100的示意性功能框图。该处理器系统可包括具有例如CPU 104和存储器控制器106的处理器102、以及外置于处理器102的DRAM设备108。在一方面，处理器102可被实现为片上系统(SOC)处理器设备。参照图1，DRAM设备108可包括局部控制逻辑，诸如DRAM局部控制逻辑110。DRAM局部控制逻辑110可提供或包括功能或逻辑块，诸如在图1中标记和可见的在本公开中稍后更详细地描述的示例。

参照图1，DRAM设备108可包括例如DRAM单元阵列112。DRAM单元阵列112可包括根据常规的行-列可寻址单元阵列(在图1中并非单独可见)技术来结构化和排列的单元阵列。根据已知的常规行-列可寻址单元阵列技术，DRAM单元阵列112可包括例如例如已知的常规DRAM字线和位线解码器(在图1中并非单独可见)、常规DRAM读电路系统，例如感测放大器(在图1中并非显式可见)、以及常规DRAM写电路系统(在图1中并非显式可见)。

在一方面，DRAM单元阵列112可包括标称活跃DRAM区域112-A以及被标记为“冗余”112-R的冗余DRAM单元的资源。冗余112-R可根据已知的常规DRAM冗余技术来结构化和排列。例如，冗余112-R可以编群或按块(例如，冗余行(在图1中并非显式可见)以及冗余列(在图1中并非显式可见))来排列。在一方面，冗余112-R的这些块或这些块的各部分可以被选择性地激活以替换标称活跃DRAM区域112-A的各块或块的各部分，例如行(在图1中并非单独可见)、列(在图1中并非显式可见)、行的各部分和/或列的各部分，如在本公开中稍后更详细地描述的。在一方面，处理器102还可包括对于存储器控制器106而言是本地的随机存取存储器107(之后称为“RAM 107”)以启用除了根据示例性各方面的过程以外的各种操作。

在一方面，与冗余112-R相关联的一次性可编程电路系统可以在一连串的脉冲式一次性编程(OTP)迭代中被编程，如本公开稍后更详细地描述的。在另一方面，这些迭代可以与可发生在周期性突发刷新之间的非刷新区间(NRI)同步，并且每一次迭代可以对该一次性可编程电路系统的另一部分进行编程。为了方便地描述示例，用突发刷新定时或与之同步的这一脉冲式OTP操作在本公开中将被替代地称为“具有持续刷新的脉冲式OTP”或“脉冲式OTP-WCR修复”。将理解，如在本公开中使用的“WCR”是“具有持续刷新”的首字母缩写，且不具有附加或内在含义，且不将外部含义引入本公开。

继续参照图1，DRAM存取线或总线(诸如被标记为“DQ”的示例)可将存储器控制器106连接到DRAN局部控制逻辑110的读-写控制块(RD_WT_BLK)114。专用控制线(诸如反向通道116)可将存储器控制器106直接连接到DRAM局部控制逻辑110的错误控制码逻辑块(ECC_BLK)118。在一方面，ECC_BLK 118可被配置成检查来自标称活跃DRAM区域112-A的数据读取中的位错误。ECC_BLK 118可被配置成响应于检测到满足给定准则、或多个给定准则之一的错误而生成错误检测信号，例如“ECC_Flag”。该准则可被设置成使得检测到的错误有资格调用对DRAM设备108的修复。可设置的使DRAM设备108中检测到的错误有资格调用修复的一个示例准则可以是检测到的位错误不可纠正并由此指示DRAM设备108中的失效地址。如所解说的，ECC_BLK 118或DRAM局部控制逻辑110中的其它电路系统可被配置成纠正从DRAM单元阵列112进行的数据读取中的位错误，但仅仅是为了检测，而并不纠正两位错误。ECC_BLK 118在这一示例配置中可以被进一步配置成在检测到两位错误之际生成ECC_Flag。另一示例准则可以是来自DRAM区域112-A中的特定地址或地址范围的重复错误。将理解，ECC_BLK 118的上述示例配置(即，为了纠正单个位的错误以及检测而并不纠正两位错误以及生成ECC_Flag或等效物)仅仅是出于示例目的，而不旨在限制任何示例性方面的范围。

参照图1，DRAM局部控制逻辑110还可包括增强型模式寄存器设置块120(下文称为“MRS_BLK_RP”120)。MRS_BLK_RP 120可以配置有模式寄存器(在图1中并非单独可见)，该模式寄存器用于根据常规模式寄存器技术来保存DRAM控制信息以及如本公开稍后更详细地描述的用于修复失效地址的信息(在图1中并非单独可见)。在一方面，DRAM局部控制逻辑110可包括DRAM控制块122(下文称为“DRAM_CTRL_BLK 122”)。DRAM_CTRL_BLK 122可被配置成控制例如维持DRAM单元阵列112中的数据内容的有效性的常规DRAM刷新操作。DRAM_CTRL_BLK 122的这些操作可以至少部分地基于MRS_BLK_RP 120的内容。除了根据各示例性方面对为脉冲式OTP-WCR修复操作所特有的操作的控制之外，DRAM_CTL_BLK 122的其他特征可以根据已知的常规DRAM控制技术，并因此省略了这些特征的更详细的描述。

参照图1，在一方面，DRAM局部控制逻辑110还可包括可被配置成向刷新同步的脉冲式OTP控制块126(下文称为“OTP-WCR_CTL 126”)提供例如地址信息的命令地址块124(之后称为“CMD_ADD_BLK 124”)。OTP-WCR_CTL 126进而可被配置成对OTP熔丝块128(下文称为“OTP_FUSE_BLK 128”)进行编程(即，在该OTP熔丝块128中选择性地烧断熔丝)。

在一方面，根据各示例性方面的脉冲式OTP-WCR修复的一个过程中的示例操作可以开始于控制器接收DRAM失效地址的通知。例如，参照图1，DRAM局部控制逻辑110的ECC_BLK 118可以在从DRAM单元阵列112的数据读取中检测到位错误，例如两位错误。作为响应，ECC_BLK 118可以向处理器102中的存储器控制器106发送ECC_FLAG或等效物。

参照图1，将描述用于解说的在处理器系统100上执行的一个脉冲OTP-WCR过程中的示例操作。示例操作可包括ECC_BLK 118检测DRAM单元阵列112中的失效地址并且作为响应向处理器102中的存储器控制器106发送失效地址信号，诸如ECC_Flag。在一方面，ECC_BLK 118可以通过反向通道116发送ECC_Flag。与检测到失效地址相关联地，ECC_BLK 118可将修复参数(未单独示出)加载到MRS_BLK_RP 120中。存储器控制器106可响应于接收到ECC_Flag而向DRAM局部控制逻辑110发送命令信号，例如脉冲式OTP-WCR程序模式控制信号(未在图1中单独可见，但参照图2更详细地描述)。DRAM局部控制逻辑110可被配置成通过将DRAM设备108切换至脉冲式OTP-WCR编程模式来响应该脉冲式OTP-WCR程序模式控制信号。DRAM局部控制逻辑110可被配置成还提供其自己的编程信息(作为默认的或附加于来自存储器控制器106的信息)。

在一方面，在从存储器控制器106接收编程信息之前或与之相关联地，DRAM局部控制逻辑110的OTP-WCR_CTL块126确定OTP_FUSE_BLK 128中的要编程的目标熔丝区域以实施对ECC_BLK 118所标识的失效地址的修复。OTP_FUSE_BLK 128中的目标熔丝区域可对应于冗余112-R中的在被激活时可替换ECC_BLK 118所标识的失效地址的区域(在图1中并非单独可见)。

参照图1，在OTP-WCR_CTL块126确定OTP_FUSE_BLK 128中的目标熔丝区域后，可以对OTP_FUSE_BLK 128执行脉冲式OTP-WCR操作的第一迭代。该第一迭代可以针对OTP_FUSE_BLK 128中的目标熔丝区域的第一部分。关于第一区域(以及其余区域)的大小，根据各示例性实施例的脉冲式OTP-WCR修复中的操作可包括确定最大突发编程部分。为了简明起见，词组“最大突发编程部分”将被替换地称为首字母缩写形式的“MBP”。MBP可以是在给定NRI期间能被编程的地址或熔丝的最大数目。在另一方面，MBP可基于NRI的长度以及每地址(或每熔丝)编程时间来确定。在一方面，MBP可基于将NRI除以每地址(或每熔丝)编程时间来确定。如所解说的，指定一个时间单位的归一化的每地址(或每熔丝)编程时间以及100个时间单位长度的NRI，则MBP将会是100。在一方面，MBP可以是预定的，这与在每一次DRAM被切换至其脉冲式OTP修复模式时被重新计算以用于根据各示例性实施例的脉冲式OTP修复正相反。

参照图1，根据各示例性方面，脉冲式OTP-WCR操作的第一迭代(以及所有后续迭代)可被同步以跟随DRAM单元阵列112上的突发刷新。在脉冲式OTP-WCR操作的第一迭代之前在DRAM单元阵列112上的突发刷新可被称为“DRAM第一突发刷新”。在脉冲式OTP-WCR操作的第一迭代后，可以对DRAN单元阵列112应用第二突发刷新。将理解，第一突发刷新结束与第二突发刷新开始之间的时间区间可以是本公开前文描述的NRI(非刷新区间)。MBP值(即，由脉冲式OTP-WCR操作的第一迭代来编程的OTP_FUSE_BLK 128中的熔丝数)因此可被设置成使得脉冲式OTP-WCR的第一迭代小于NRI。

假定第一部分小于OTP_FUSE_BLK 128中的目标熔丝区域，则可执行脉冲式OTP-WCR操作的第二迭代。在一方面，失效地址范围可以使得对于给定NRI和给定MBP，可需要附加迭代来对OTP_FUSE_BLK 128中的整个目标区域熔丝进行编程。所需的迭代总数可被标记为“K”。这K次迭代中的每一次迭代后可跟随DRAM单元阵列112上的另一突发刷新。这些迭代可被级联以使得脉冲式OTP-WCR操作的K次迭代例如以交错方式与DRAM单元阵列112上的K次连贯突发刷新同步。

参照图1，可例如由存储器控制器106来计算数量“K”。在一方面，上述迭代可被计数直到计数达到K。计数达到K这一事件可被认为是结束脉冲式OTP-WCR操作的终止条件。在另一方面，可以不是对迭代进行计数，而是可在脉冲式OTP-WCR操作的每一迭代后做出关于对OTP_FUSE_BLK 128的目标区域的编程是否完成的确定。如果回答为“否”，则可应用脉冲式OTP-WCR操作的另一次迭代。

在一方面，在完成对OTP_FUSE_BLK 128中的目标区域熔丝的编程之际，可执行对该编程的验证。该验证可利用用于验证冗余电路中的熔丝的一次性编程的常规技术。这些常规验证技术对于本领域普通技术人员是已知的，并且在阅读本公开之际能被这些人员现成适应于根据其各方面的实践，并且因此详细描述被省略。

图2示出了根据一个或多个方面的一个OTP突发修复过程中的解说性事件序列和相关操作的示图200。示图200中的示例事件和示例操作将被统称为“修复序列200”。与修复序列200相关联的示例操作将参照图1处理器系统100来描述。修复序列200中的示例操作的描述将假定例如已经由图1的ECC_BLK 118检测到失效地址并且脉冲式OTP-WCR修复控制器(例如，图1的存储器控制器106)已被通知该失效地址。

参照图2，修复序列200中的操作可以开始于在202，向DRAM发送“编程开始命令”(PGM ST SMD)以将DRAM切换至脉冲式OTP-WCR模式。PGM ST CMD可以例如从图1的存储器控制器106被发送到DRAM局部控制逻辑110.接着，在204-1，可以对DRAM单元阵列112应用第一突发刷新204-1。第一突发刷新204-1可具有时间历时tBST。将理解，“第一突发刷新204-1”的上下文中的“第一”仅仅意指202处的PGM ST CMD后的第一突发刷新。换言之，图2上可见的K+1次突发刷新(204-1……204-(K+1))可以只不过是先于、横跨于、以及在修复序列200后继续的K+1次持续的突发刷新序列的窗口。

参照图2，在第一突发刷新204-1后，可执行第一脉冲式OTP-WCR操作206-1。参照图1和2，第一脉冲式OTP-WCR操作206-1可以对OTP_FUSE_BLK 128中的目标熔丝区域的第一部分进行编程。第一脉冲式OTP-WCR操作206-1可具有时间历时tPMP。接着，在204-2，可以对DRAM单元阵列112应用第二突发刷新204-2。第二突发刷新204-2可具有与第一突发刷新204-1相同的时间历时tBST。可以假定所有突发刷新(例如，204-1……204-(K+1))都具有相同的时间历时tBST。还可假定突发刷新(例如，204-1……204-(K+1))是周期性的，并且该周期可以保持恒定在tREF。因此，第二突发刷新204-2的开始可以比第一突发刷新204-1的开始晚tREF后发生。tREF和tBST之间的差异因此可以是本公开先前描述的NRI的示例。相应地，将理解，tPMP(第一脉冲式OTP-WCR操作的时间历时)必须小于tREF与tBST之差。

继续参照图2，在第二突发刷新204-1后，可执行第二脉冲式OTP-WCR操作206-2。参照图1和2，第二脉冲式OTP-WCR操作206-2可以对OTP_FUSE_BLK 128中的目标熔丝区域的第二部分进行编程。假定第一脉冲式OTP-WCR操作206-1和第二脉冲式OTP-WCR操作206-2不足以完成对OTP_FUSE_BLK 128中的目标熔丝区域的编程，则可执行附加的脉冲式OTP-WCR操作206-3……206-K。术语“脉冲式OTP-WCR操作的迭代206”(未在图2中单独出现)藉此被引入作为对脉冲式OTP-WCR操作206-1……206-K的通用引用。术语“突发刷新204”(未在图2中单独出现)藉此被引入作为对突发刷新204-1……204-(K+1)的通用引用。从脉冲式OTP-WCR操作206-3到脉冲式OTP-WCR操作206-K的脉冲式OTP-WCR操作的每一次迭代206可被定时为紧跟在相应的突发刷新204后。例如，第三脉冲式OTP-WCR操作206-3可被定时为紧跟在第三突发刷新204-3后。同样，第K个脉冲式OTP-WCR操作206-K可被定时为紧跟在第K个突发刷新204-K后。

参照图2，脉冲式OTP-WCR操作的迭代206可继续直到满足终止条件。如本公开先前描述的，终止条件可以是迭代的计数达到预先计算的技数，例如K。替换地，终止条件可以是确定OTP_FUSE_BLK 128中的目标熔丝区域的所有部分都已被编程。在一方面，在终止条件被满足之际，可以例如向DRAM局部控制逻辑110发送“退出编程模式”(EXT PGM MD)命令以退出脉冲式OTP-WCR编程模式。在一方面，DRAM设备108可以在退出脉冲式OTP-WCR编程模式后对DRAM单元阵列112应用另一突发刷新204-(K+1)。接着，在210，修复序列可使DRAM设备108返回到正常操作。修复序列的总时间可以是tPGM。可任选地，在210返回到正常操作状态之前，可以应用验证(未在图2中显式可见)以验证冗余112-R的现活跃目标区域的成功操作。

在一替代方面，控制器(诸如处理器102中的存储器控制器106等)可使用突发自动刷新来控制突发OTP-WCR修复序列。

图3示出了根据一个或多个示例性方面的一个替代OTP突发修复过程中的示例操作的解说性事件序列的示图300。示图300中的示例事件和示例操作将被统称为“修复序列300”。修复序列300中的所描述示例操作将假定已经检测到失效地址，并且已经将该失效地址通知给脉冲式OTP-WCR修复控制器，例如图1的存储器控制器106。

参照图3，修复序列300中的操作可包括在第一突发刷新302-1后的第一脉冲式OTP-WCR操作304-1。第一脉冲式OTP-WCR操作304-1可包括控制器(例如，存储器控制器106)向DRAM设备108发送用于对OTP_FUSE_BLK 128中的目标熔丝区域的第一部分进行编程的命令。第一突发刷新302-1以及修复序列300中的所有其他突发刷新(以及在修复序列300之前和之后的突发刷新)可具有本公开前文描述的时间历时tBST。而且，第一脉冲式OTP-WCR操作304-1、以及在修复序列300中的所有其他脉冲式OTP-WCR操作304可具有本公开前文描述的时间历时tPMP。在第一脉冲式OTP-WCR操作304-1后，可以对DRAM单元阵列112应用第二突发刷新302-2。在第二突发刷新302-2后，可执行第二脉冲式OTP-WCR操作304-2。第二脉冲式OTP-WCR操作304-2可以对OTP_FUSE_BLK 128中的目标熔丝区域的第二部分进行编程。

参照图3，将假定第一脉冲式OTP-WCR操作304-1和第二脉冲式OTP-WCR操作304-2不足以完成对OTP_FUSE_BLK 128中的目标熔丝区域的编程。相应地，可执行附加的脉冲式OTP-WCR操作304-3……304-L。术语“脉冲式OTP-WCR操作的迭代304”(未在图3中单独出现)藉此被引入为对脉冲式OTP-WCR操作304-1……304-L的通用引用。从脉冲式OTP-WCR操作304-3到脉冲式OTP-WCR操作304-L的脉冲式OTP-WCR操作的每一次迭代304可被定时为紧跟在相应的突发刷新302后。脉冲式OTP-WCR操作的迭代304可继续直到满足终止条件，例如迭代的计数达到预先计算的计数，或者确定OTP_FUSE_BLK 128中的目标熔丝区域的所有部分都已被编程。在满足终止条件后，DRAM设备108可对DRAN单元阵列112应用另一突发刷新302-(L+1)。接着，在306，修复序列300可使DRAM设备108返回至正常操作。可任选地，在306返回到正常操作状态之前，可以应用验证(在图3中并不显式可见)以验证冗余112-R的现活跃目标区域的成功操作。

图4解说了可以如本文描述地被配置成支持或提供参照图1的处理器系统100描述的功能性和特征的个人通信和计算设备400的一个示例。参照图4，个人通信和计算设备400可包括系统总线402以及耦合到系统总线402的一个或多个CPU 404。CPU 404可包括例如一个或多个处理器406以及一个或多个高速缓存存储器408。CPU 406可由例如一个或多个可编程计算设备(诸如但不限于一个或多个ARM型处理设备)(未在图4中单独可见)来实现。CPU 406可以能够作为主控设备来执行。CPU 406可以例如通过系统总线402互耦合到各种主控和从动设备。根据常规通信协议，CPU 404可通过在系统总线402上交换地址、控制、以及数据信息来与这些其他设备通信。尽管在图4中未解说，但是可以提供多个系统总线402。在具有多个系统总线402的示例中，每一系统总线402可构成不同的织构。

参照图4，CPU 404可将总线事务请求传达至作为从动设备的一个示例的存储器系统412的存储器控制器410。

在一方面，系统总线402、CPU 404以及存储器系统412中的一者或多者可包括或支持用于将存储器控制器410或等效物直接连接到具有诸如图1的DRAM局部控制逻辑110的ECC_BLK 118等功能性的错误控制码逻辑块(未在图4中显式可见)的专用控制线(未在图4中显式可见)，诸如图1的反向通道116。在一方面，CPU 404和存储器控制器410可对应于图1的处理器102，且系统存储器412可对应于DRAM设备108。然而，本领域技术人员将认识到图1的各种元素在其它布置中可以分布在整个计算设备400中，而不背离本公开的精神，如将参照图5更详细地描述的。

参照图4，其它主控和从动设备的示例可包括一个或多个输入设备414、一个或多个输出设备416、一个或多个网络接口设备418以及一个或多个显示控制器420。输入设备414若被采用则可包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。输出设备416若被使用则可包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。网络接口设备418若被使用则可以是配置成允许往来于网络422的数据交换的任何类型的网络接口设备。网络422可以是任何类型的网络，包括但不限于：有线或无线网络、私有或公共网络、局域网(LAN)、广域网(WLAN)、以及因特网。网络接口设备418可被配置成支持所期望的任何类型的通信协议。

继续参照图4，CPU 404还可被配置成在系统总线402上访问显示控制器420以控制发送至一个或多个显示器424的信息。显示控制器420可以向显示器424发送信息以便例如经由一个或多个视频处理器426来显示。视频处理器426可以例如将要显示的信息处理成适用于显示器424的格式。显示器424若被使用则可包括任何类型的显示器，例如有源或无源液晶显示器(LCD)、等离子显示器、和阴极射线管(CRT)。

图5示出了具有根据一个或多个示例性方面配置的系统内错误管理式存储器的一个示例装置500的示意性功能模块图。参照图5，装置500可包括互连502以及DRAM 504。DRAM 504可以是具有标称单元区域504-A和冗余单元区域504-B的配备有冗余的DRAM。冗余单元区域504B可被替换地称为“冗余资源”504-B。DRAM 504可以例如整体地或部分地由图1的DRAM设备108来实现。在一方面，装置500可包括可编程冗余电路系统506。可编程冗余电路系统506可包括用于标称单元区域504-A中的存储器单元(例如，行、列、行的各部分、列的各部分)到冗余资源504-B中的相应的冗余存储器单元的一次性可编程映射地址的选择性可烧断熔丝(在图5中并不单独可见)。参照图1和5，可编程冗余电路系统506可以例如由OTP_FUSE_BLK 128来实现。

参照图5，装置500可包括用于对DRAM 504进行突发刷新的模块508。参照图1和5，模块508的示例实现可包括与MRS_BLK_RP 120的某些功能方面相组合的DRAM_CTRL_BLK 122。参照图1、4和5，诸如所描述的DRAM_CTRL_BLK 122和MRS_BLK_RP 120等电路系统在执行突发刷新以实现模块508方面的功能性可以例如由存储器控制器410或由内置于系统存储器412的电路系统(在图4中并不显式可见)提供。

装置500可包括用于检测DRAM 504的存取中的错误并且作为响应生成出错信息的模块510。该出错信息可以例如标识冗余DRAM 504的失效地址。参照图1和5，模块510的一个示例实现可以是或可包括DRAM局部控制逻辑110的ECC_BLK(错误控制码逻辑块)118。参照图1、4和5，诸如所描述的ECC_BLK 118等电路系统在进行错误检测以实现模块510方面的功能性可以例如由存储器控制器410或由内置于系统存储器412的电路系统(在图4中并不显式可见)提供。

参照图5，装置500可包括用于响应于从模块510接收到出错信息而对可编程冗余电路系统504-B应用一次性编程操作，而同时将冗余DRAM 504的内容维持为有效的模块512。在一方面，模块512可被配置成迭代地应用一次性编程，例如作为K或L次迭代，如参照图1-3描述的。在一方面，与在对可编程冗余电路系统应用一次性编程操作的同时维持DRAM 504的内容的有效性相关联地，模块512和模块508可被配置成交换使模块512能够将一次性编程的迭代与模块508对DRAM 504的突发刷新同步的信息。在一方面，模块512可被配置成以循环方式(例如，重复迭代直到满足终止条件)对冗余电路系统506应用编程。

参照图1和5，模块512的上述功能性的实现可由存储器控制器106以及DRAM局部控制逻辑110的所述特征来提供。例如，模块512的上述功能性可由图1的OTP-WCR_CTL块126在确定OTP_FUSE_BLK 128中要编程以修复ECC_BLK 118所标识的失效地址的目标熔丝区域、并控制对OTP_FUSE_BLK 128的迭代编程中来提供。参照图1、4和5，诸如所描述的存储器控制器106以及包括其OTP-WCR_CTL块的DRAM局部控制逻辑110等电路系统的实现模块510的功能性可以例如由存储器控制器410或由内置于系统存储器412的电路系统(未在图4中显式可见)来提供。

参照图5，在一方面，装置500可包括用于例如在模块512的编程迭代后验证编程是否成功的模块514。参照图1和5，模块514的一个示例实现可以是或可包括存储器控制器106以及DRAM局部控制逻辑110。参照图1、4和5，用于实现模块514的电路系统的功能性可以例如由存储器控制器410或由内置于系统存储器412的电路系统(未在图4中显式可见)提供。

如所描述的，图5的模块的功能性可被实现为处理系统，诸如图4的示例个人通信设备处理器系统400。存在与本公开一致的替代或附加实现。在一方面，可以使用例如一个或多个集成电路(例如，AISC)的至少一部分来实现图4的模块的功能性。本领域技术人员将领会(例如，集成电路和/或软件模块集合的)给定子集可以提供不止一个模块的功能性的至少一部分。作为一个具体示例，装置500可包括单个设备(例如，冗余DRAM 504、可编程冗余电路系统506以及包括ASIC的不同区段的模块508到512)。作为另一具体示例，装置500可包括若干设备(例如，包括一个ASIC的冗余DRAM 504、包括另一ASIC的模块508、以及包括又一ASIC的模块510、512和514)。

前面公开的设备和功能性(例如，如参照图1-5中的任一者或多者描述的)可以被设计并配置到存储在计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或全部此类文件可被提供给基于此类文件来制造器件的制造处理人员。结果得到的产品包括半导体晶片，其随后被切割为半导体管芯并被封装成半导体芯片。这些芯片随后被用在以上描述的设备中。

图6示出了根据各示例性方面的一个或多个脉冲式OTP-WCR修复过程中及与其相关联的示例操作的流程图600。

参照图6，示例操作可开始于602，其中检测DRAM失效地址。如所解说的，参照图1和6，602处的示例操作可包括ECC_BLK 118检测有资格调用修复的错误并且作为响应发送通知，诸如ECC_Flag。参照图5和6，602处的示例操作可由模块510检测DRAM 504的存取中的错误并作为响应向模块512发送出错信息来执行。

参照图6，在一方面，响应于在602检测到DRAM失效地址，在604，DRAM(例如，DRAM 504)可以自己切换至脉冲式OTP-WCR修复模式，如本公开先前描述的。在另一方面，在604处，外置于DRAM的控制器(例如，图1的存储器控制器106)可控制DRAM执行脉冲式OTP-WCR修复，如参照图3描述的。在切换或被切换至脉冲式OTP-WCR修复模式后，可确定供一次性编程的DRAM冗余以及相应的目标熔丝区域。参照图1和6，606处的示例操作可包括DRAM局部控制逻辑110(例如，CMD_ADD_BLK 124)确定OTP_FUSE_BLK 128中的目标区域，该目标区域对应于冗余112-R中可替换失效地址的区域。参照图5和6，606处的示例操作可包括模块512确定可编程冗余电路系统506中的目标区域。

参照图6，在确定可编程电路系统中的目标区域后，操作可包括在608对DRAM应用突发刷新。将理解，“应用突发刷新”不一定特定于在602检测到DRAM失效地址。“突发刷新”例如可以是恰好在602处检测到DRAM失效地址后发生的正常调度的突发刷新。参照图2和6，608处的一个示例突发刷新可以是图2的第一突发刷新204-1。参照图3和6，608处的另一示例突发刷新可以是图3的第一突发刷新302-1。参照图5和6，608处的突发刷新可以例如由模块508在其周期性地对DRAM 504进行突发刷新的过程中执行。

再次参照图6，在608处的突发刷新后，可以在610应用第一脉冲式OTP-WCR操作以便对在606标识的目标熔丝区域的一部分进行编程。参照图图2、3和6，610处的第一脉冲式OTP-WCR操作的示例可包括图2的第一脉冲式OTP-WCR操作206-1以及图3的第一脉冲式OTP-WCR操作304-1。参照图5和6，610处的第一脉冲式OTP-WCR操作可以例如由模块512来执行。在一方面，模块512可以从模块508获取用于将第一脉冲式OTP-WCR操作同步成不干扰608处的第一突发刷新的信息。参照图6，在610处的第一脉冲式OTP-WCR操作后，在612做出是否满足终止条件(例如，完成编程)的确定。参照图2和6，与迭代206-3……206-K相关联的所描述操作包括确定是否满足终止条件，并因此可以是612处的确定的示例。类似地，参照图3和6，与迭代304-3……304-L相关联的所描述操作包括确定是否满足终止条件，并因此也可以是612处的确定的示例。参照图5和6，612处的确定是否满足终止条件(例如，完成对目标熔丝区域的编程)的示例操作可以例如由模块512来执行。

参照图6，在一方面，在612处为“是”之际，操作可以直接去往614并正常普通DRAM操作。根据该方面，610处的编程不一定被验证。在另一方面，在612处为是之际，操作可以去往616，执行另一突发刷新并且然后在618，DRAM可退出其脉冲式OTP-WCR修复模式。在一方面，在618退出脉冲式脉冲式OTP-WCR编程模式后，操作可去往614并继续正常操作。

参照图6，在一方面，在612处为“否”之际，操作循环回到608，重复DRAM的突发刷新，并且然后到608以对目标熔丝区域的另一部分进行编程。在从608到610到612的第一迭代中，610处的脉冲式OTP-WCR编程可以对目标区域的第一部分进行编程。如果在612确定编程完成，则第一部分可以是完成部分。如果在612确定编程未完成，则回到608的第一循环将导致在610对目标区域的第二部分进行OTP-WCR编程。

在另一方面，在612退出脉冲式OTP-WCR编程模式后，或者紧接在616处的附加突发刷新后，操作可以在620验证编程成功。如果620处的验证显示成功(被示为来自判定框622的是分支)，则可以在614继续正常操作。如果620处的验证显示错误(被示为来自判定框622的否分支)，则可执行624处的操作，包括报告失败和结束修复过程。参照图4和6，620和622处的验证由610的重复执行的编程成功的示例操作可以例如由模块514来执行。

各示例性方面及其各自的示例方面在上文中已经参照具有冗余资源的DRAM设备的系统内修复来描述。将理解，各示例性方面不限于结合DRAM设备的实践。相反，可提供对其它存储器设备(例如，静态RAM)的新颖的系统内修复的各示例性方面已被构想。

本领域技术人员将领会，信息和信号可使用各种不同技术和技艺中的任何一种来表示。例如，贯穿上面说明始终可能被述及的数据、指令、命令、信息、信号、比特、码元、和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。

此外，本领域技术人员将领会本文描述的各个解说性逻辑块、模块、电路和算法步骤可被直接实施在硬件、由处理器执行的一个或数个软件模块、或这两者的组合中。为解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、以及步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员对于每种特定应用可用不同的方式来实现所描述的功能性，但这样的实现决策不应被解读成导致脱离了本发明的范围。

对于软件模块而言，软件模块可驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM或本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向该存储介质读信息和写信息。在替换方案中，存储介质可以被整合到处理器。

尽管前述公开示出了本发明的解说性方面，但是应当注意，可在不脱离如由所附权利要求限定的本发明的范围的情况下对本文作出各种改变和修改。根据本文中所描述的本发明的各方面的方法权利要求中的功能、步骤和/或动作不一定要以任何特定次序执行。此外，尽管本发明的要素可能是以单数来描述或主张权利的，但是复数也是已料想了的，除非显式地声明了限定于单数。