用于改善最小工作供电电压的寄存器组电路和方法与流程

本发明大体上涉及寄存器组电路，且更确切地说(但非排他地)，涉及用于存储器单元的寄存器组电路。

背景技术：

随着处理器变得越来越复杂，由处理器使用的能量增大且最大化能量使用的需要变得越来越重要。为了最大化处理器能效，处理器设计减小用于具有低性能要求(按比例缩放)的应用的供电电压(VDD)。举例来说，寄存器组电路需要最小操作VDD(VMIN)以成功地执行写入操作。因为寄存器组阵列横跨处理器分布，所以寄存器组电路和处理器逻辑共享相同VDD。出于此原因，用于写入操作的寄存器组VMIN限制总体处理器VDD按比例缩放和势能收益。如图1所展示，寄存器组VMIN由尝试将节点“T”引入到接地的NFET传送装置(N4)与尝试将节点“T”保持到VDD的PFET上拉装置(P1)之间的争用路径产生。因为其它NFET传送装置(N3)将弱“1”(VDD-Vt)(其中Vt为晶体管阈值电压)传递到互补节点“C”中和到P1的栅极，所以P1装置部分地保持且阻止N4装置将节点“T”引入到接地。此争用随着VDD减小而加剧，在程序朝向慢速NFET装置和快速PFET装置偏斜时特别如此。因为设计需要操作所有程序拐点，所以此争用限制寄存器组电路的VMIN并因此限制处理器能效。从对常规处理器的模拟，寄存器组VMIN引起处理器能量节省的大于26％的损耗。

因此，对于改善常规方法包含经改善的方法和藉此所提供的设备的方法存在长期感觉到的行业需求。

从具体描述和附图更好地理解作为教示的特性的创造性特征，以及其它目的和优点。图式中的每一者仅出于说明和描述的目的提供，且并不限制本教示。

技术实现要素：

以下呈现关于与本文中所揭示的设备和方法相关联的一或多个方面和/或实例的简化概述。因而，不应将以下概述视为相关于所有预期方面和/或实例的详尽总览，也不应认为以下概述识别相关于所有预期方面和/或实例的关键或至关重要的要素，或描绘与任何特定方面和/或实例相关联的范围。因此，以下概述的唯一目的是以简化形式呈现与关于本文中所揭示的设备和方法的一或多个方面和/或实例相关的特定概念，以先于下文所呈现的详细描述。

本发明的一些实例针对用于改善所需用于存储器单元(例如寄存器组位单元)的写入操作的最小工作电压的系统、设备和方法。

在本发明的一些实例中，所述系统、设备和方法包含：存储器单元，其耦合到虚拟供电电压和写入字线；第一头端PFET，其具有栅极、源极和漏极，其中所述头端PFET源极耦合到系统供电电压，所述头端PFET栅极耦合到驱动电路，且所述头端PFET漏极耦合到所述虚拟供电电压；第一头端NFET，其具有栅极、源极和漏极，其中所述第一头端NFET漏极耦合到所述虚拟供电电压，所述第一头端NFET栅极耦合到所述驱动电路，且所述第一头端NFET源极耦合到接地；以及第二头端NFET，其具有栅极、源极和漏极，其中所述第二头端NFET漏极耦合到所述系统供电电压，所述第二头端NFET栅极耦合到所述驱动电路，且所述第二头端NFET源极耦合到所述虚拟供电电压。

与本文中所揭示的设备和方法相关联的其它特征和优点将基于附图和详细描述而对所属领域的技术人员显而易见。

附图说明

呈现附图以描述本教示的实例，且附图并非限制性的。呈现附图以辅助描述本发明的实例，且仅仅为了说明而非限制所述实例而提供附图。

随着在结合附图考虑时通过参考以下详细描述更好地理解本发明的方面和其许多附带优点，将容易获得对本发明的方面和其许多附带优点的更全面了解，呈现附图只是为了说明而不是限制本发明，且其中：

图1说明常规寄存器组位单元。

图2A说明根据本发明的一些实例的示范性用户设备(UE)。

图2B说明根据本发明的一些实例的示范性处理器。

图3说明根据本发明的一些实例的具有写入字线(WWL)驱动器的示范性存储器单元。

图4说明根据本发明的一些实例的具有头端晶体管的示范性寄存器组电路。

图5说明根据本发明的一些实例的寄存器组电路的写入过程的示范性时序图和完成时间曲线。

根据惯例，由图式描绘的特征可不按比例绘制。因此，为了清晰起见，可任意扩大或减小所描绘特征的尺寸。根据惯例，为了清晰起见，简化了一些附图。因此，附图可能不描绘特定设备或方法的全部组件。此外，贯穿本说明书和图式，相同参考标号表示相同特征。

具体实施方式

提供用于改善所需用于存储器单元(例如寄存器组位单元)的写入操作的最小工作电压的方法、设备和系统。本发明的一些实例描述具有更低VMIN用于写入存储器位单元的寄存器组电路，因此产生更低总体处理器VMIN。

本发明的一些实例通过添加头端晶体管电路以快速地使虚拟vdd放电或箝位虚拟vdd来移除或减弱存储器单元中的写入争用，以降低写入VMIN。可将虚拟vdd箝位为足够低以写入存储器单元而不降低写入完成。头端晶体管电路可包含与存储器单元的PFET串联的一或多个PFET头端，因此产生虚拟VDD节点。可使用可通过断言写入时钟所产生的脉冲写入信号控制正被写入的行的PFET头端的栅极。当启动写入时钟时，PFET头端切断到在写入操作期间争用的存储器单元PFET的电流路径。在本发明的一些实例中，可针对每一位单元局部地提供PFET头端。头端晶体管电路可包含插入在虚拟vdd与接地之间以使虚拟VDD节点放电从而在写入操作期间而减小争用的NFET下拉，这是因为v_vdd具有在PFET头端关断时以其它方式将电压保持在v_vdd处的大电容。头端晶体管电路可包含箝位NFET，所述箝位NFET放置成与PFET头端并联以将虚拟VDD节点箝位到略微地低于存储器单元中的上拉PFET的阈值电压，以确保上拉PFET几乎不关断并防止虚拟VDD节点始终放电到接地。

在本发明的一些实例中，头端晶体管电路可包含在写入时钟启动时产生相对于写入字线的可能脉冲宽度和位置的范围的可编程脉冲发生器。脉冲发生器可使用配置位以控制脉冲写入信号的宽度和位置，从而使得能够横跨制程变体校准最佳脉冲宽度以按部分或按处理器组最小化寄存器组VMIN。

在本文中的描述中，术语“写入”与如本领域中已知的“存储”操作同义地使用。同样地，术语“读取”与“负载”同义地使用。此外，在描述中，可参考关于“高速缓冲存储块”的读取/写入操作，其可指小于完整高速缓冲存储行的粒度的粒度。然而，应理解，这些参考仅出于说明的目的，且不应被理解为限制本发明的范围。举例来说，所揭示技术可在适当时易于扩展到对于任何其它粒度的操作，例如高速缓冲存储字、高速缓冲存储行等。此外，还应理解，所参考高速缓冲存储块可包括数据或指令，即使可单独地在数据的写入/读取操作方面提供描述。此外，对更低层级的存储器层次的参考可包含超出可与处理器或处理元件相关联的本地或第一层(L1)高速缓冲存储器的备份存储元件。举例来说，对更低层级的存储器层次的参考在本文中可指第二层(L2)高速缓冲存储器、主存储器和可存在于L2高速缓冲存储器与主存储器之间的一或多个层级的存储器结构。

在以下描述和相关图式中揭示各种方面以展示与本发明相关的具体实例。在阅读本发明之后，替代性实施例将对于所属领域的技术人员显而易见，且可在不脱离本发明的范围或精神的情况下建构并实践替代性实施例。另外，将不详细地描述或可省略熟知元件以便不混淆本文中所揭示的方面和实例的相关细节。

词语“示范性”在本文中用以意指“充当实例、例子或说明”。本文中描述为“示范性”的任何细节未必应理解为比其它实例优选或有利。同样地，术语“实例”不要求所有实例包含所论述的特征、优点或操作模式。在此说明书中使用术语“在一个实例中”、“一实例”、“在一个特征中”和/或“一特征”不一定指相同特征和/或实例。此外，可将特定特征和/或结构与一个或多个其它特征和/或结构组合。此外，此处所描述的设备的至少一部分可经配置以执行此处所描述方法的至少一部分。

本文中所使用的术语仅出于描述特定实例的目的，且并不既定限制本发明。如本文中所使用，除非上下文另外明确指示，否则单数形式“一”和“所述”既定还包含复数形式。应进一步理解，术语“包括(comprises/comprising)”和/或“包含(includes/including)”在于本文中使用时指定所陈述特征、整数、步骤、操作、元件和/或组件的存在，但并不排除一或多个其它特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。

应注意，术语“连接”、“耦合”或其任何变体意指元件之间的直接或间接的任何连接或耦合，且可涵盖经由中间元件“连接”或“耦合”在一起的两个元件之间的中间元件的存在。元件之间的耦合和/或连接可为物理的、逻辑的或其组合。如本文中所使用，元件可(例如)通过使用一或多个线、电缆和/或印刷电连接以及通过使用电磁能来“连接”或“耦合”在一起。电磁能可具有射频区、微波区和/或光学(可见和不可见)区中的波长。这些是若干非限制性和非穷尽性实例。

应理解，术语“信号”可包含例如数据信号、音频信号、视频信号、多媒体信号、模拟信号和/或数字信号等任何信号。可使用多种不同技术和技艺中的任一者来表示信息和信号。举例来说，在本说明书中所描述的数据、指令、过程步骤、命令、信息、信号、位和/或符号可由电压、电流、电磁波、磁场和/或微粒、光场和/或微粒和其任何组合表示。

本文使用例如“第一”、“第二”等名称对元件的任何参考不限制那些元件的量和/或顺序。而是，这些名称用作区别两个或两个以上元件和/或元件的实例的方便方法。因此，对第一和第二元件的参考不意味着可使用仅两个元件，或第一元件必须一定先于第二元件。并且，除非另外说明，否则元件的集合可包括一或多个元件。另外，描述或权利要求书中使用的“A、B或C中的至少一者”形式的术语可被解译为“A或B或C或这些元件的任何组合”。

另外，在将由(例如)计算装置的元件执行的动作的序列方面来描述许多实例。应认识到，可通过具体电路(例如，专用集成电路(ASIC))、通过正由一或多个处理器执行的程序指令或通过两者的组合来执行本文中所描述的各种动作。另外，可认为本文中所述的这些动作序列完全体现于任何形式的计算机可读存储媒体内，所述计算机可读存储媒体中存储有一组对应的计算机指令，所述计算机指令在被执行时将致使相关联处理器执行本文中所描述的功能性。因此，本发明的各种方面可以数种不同形式来体现，预期其全部属于所主张标的物的范围内。另外，对于本文所描述的实例中的每一者，任何此类实例的对应形式可在本文中描述为(例如)“经配置以”执行所描述动作的“逻辑”。

在本说明书中，特定术语用以描述特定特征。术语“移动装置”可描述且不限于移动电话、移动通信装置、寻呼机、个人数字助理、个人信息管理器、移动手持式计算机、膝上型计算机、无线装置、无线调制解调器和/或通常由个人携带和/或具有通信能力的其它类型的便携式电子装置(例如，无线、蜂窝式、红外、短程无线电等)。此外，术语“用户设备”(UE)、“移动终端”、“移动装置”和“无线装置”可为可互换的。

参考图2A，包含UE 200(在此处，无线装置)的系统100(例如蜂窝式电话)具有平台202，平台202可接收且执行从可最终来自核心网络、因特网和/或其它远程服务器和网络的无线电存取网络(RAN)所传输的软件应用、数据和/或命令。平台202可包含收发器206，其可操作地耦合到专用集成电路(“ASIC”)208或其它处理器、微处理器、逻辑电路或其它数据处理装置。ASIC 208或其它处理器执行应用程序编程接口(“API”)210层，API 210层与无线装置的存储器212中的任何驻留程序介接。存储器212可由只读或随机存取存储器(RAM和ROM)、EEPROM、快闪卡或通用于计算机平台的任何存储器构成。平台202还可包含可将现时不用的应用保持于存储器212中的本地数据库214。本地数据库214通常为快闪存储器单元，但可为如此项技术中已知的任何辅助存储装置,例如磁性媒体、EEPROM、光学媒体、磁带、软盘或硬盘或类似者。内部平台202组件还可可操作地耦合到外部装置，例如天线222、显示器224、即按即说按钮228和小键盘226以及其它组件，如本领域中已知。

因此，本发明的一实例可包含一种包含执行本文中所描述的功能的能力的UE。如所属领域的技术人员将了解，各种逻辑元件可以离散元件、执行于处理器上的软件模块或软件与硬件的任何组合实施，以达成本文中所揭示的功能性。举例来说，ASIC 208、存储器212、API 210和本地数据库214可全部协作使用以加载、存储和执行本文中所揭示的各种功能，且因此用以执行这些功能的逻辑可分布于各种元件上。替代地，可将所述功能性并入到一个离散组件中。因此，图2A中的UE 200的特征应被视为仅仅是说明性的，且本发明不限于所说明特征或布置。

UE 200与RAN之间的无线通信可基于不同技术，例如码分多址(CDMA)、宽带CDMA(W-CDMA)、时分多址(TDMA)、频分多址(FDMA)、正交频分多路复用(OFDM)、全球移动通信系统(GSM)、3GPP长期演进(LTE)或可用于无线通信网络或数据通信网络中的其它协议。因此，本文中所提供的说明并不意图限制本发明的实例，且仅辅助对本发明的实例的的方面描述。

图2B描绘示范性处理器10(例如经配置以将具有改善的低电压写入速度的特征并入到位单元的ASIC 208)的功能框图。处理器10根据控制逻辑14而执行指令执行管线12中的指令。控制逻辑14保持程序计数器(PC)15，且在一个或多个状态寄存器16中设定并清除位以指示(例如)当前指令集操作模式，关于算术运算和逻辑比较(零、携载、相等、不相等)的结果的信息、和类似者。在一些实例中，管线12可为具有多个平行管线的超标量设计。管线12还可被称作执行单元。通用寄存器(GPR)文件20提供可由管线12存取且包括存储器层次的顶部的通用寄存器24的列表。

处理器10，其在不同指令集操作模式中执行来自至少两个指令集的指令，另外包含调试电路18，其具操作性以在执行每一指令之后即刻比较至少一预定目标指令集操作模式与当前指令集操作模式和提供对所述两者之间的匹配的指示。下文更详细地描述调试电路18。

管线12从指令高速缓冲存储器(I高速缓冲存储器)26提取指令，其中存储器地址转译和权限由指令侧转译后备缓冲器(ITLB)28管理。从数据高速缓冲存储器(D高速缓冲存储器)30存取数据，其中存储器地址转译和权限由主转译后备缓冲器(TLB)32管理。在不同实例中，ITLB 28可包括TLB 32的部分的拷贝。替代地，ITLB 28与TLB 32可集成。相似地，在处理器10的各种实例中，I高速缓冲存储器26与D高速缓冲存储器30可集成或统一。此外，I高速缓冲存储器26和D高速缓冲存储器30可为L1高速缓冲存储器。I高速缓冲存储器26和/或D高速缓冲存储器30中的遗漏致使存储器接口34对主(芯片外)存储器38、40的存取。存储器接口34可为到实施到一或多个存储器装置38、40的共享总线的总线互连件42的主要输入，存储器装置38、40可根据本发明的一些实例而并入改善的低电压写入速度。额外主装置(未展示)可另外连接到总线互连件42。

处理器10可包含输入/输出(I/O)接口44，处理器10可为外围总线上的主装置，I/O接口44可穿过处理器10经由总线46存取各种外围装置48、50。所属领域的技术人员将认识到处理器10的多个变化是可能的。举例来说，处理器10可包含第二层级(L2)高速缓冲存储器以用于I高速缓冲存储器26和D高速缓冲存储器30中的任一者或两者。另外，可从特定实例省略处理器10中所描绘的功能块中的一或多者。可驻留于处理器10中的其它功能块(例如JTAG控制器、指令预解码器、分支目标地址高速缓冲存储器和类似者)与本发明的描述并无密切关系，且出于清楚的目的而被省略。

图3描绘具有写入字线(WWL)驱动器310的存储器单元或位单元晶体管电路300。六晶体管(6T)位单元为基于解耦写入端口315以便消除读取稳定性问题的六晶体管(6T)位单元的单写入端口位单元。此方案使得能够优化6T部分以执行可写性和增大写入端口315中的写入速度。行上的位单元共享相同列共享读位线(RBL)、字位线(WBL)、互补字位线(N_WBL)上的相同WWL和RWL和位单元。真实节点312为选择性地经由串联的n型通道装置(NFET)与p型通道装置(PFET)耦合的共同真实节点，且互补节点314为选择性地经由彼此串联的NFET和PFET耦合的共同互补节点。共同真实节点表示为T且共同互补节点表示为C。

在低功率CPU中，一种减小功率的常用方法为减小供电电压(VDD)。供电电压可连接到供应轨(未展示)。当供电电压减小时，效能的减小并非线性的，且其随着供应减小更接近到最高Vt装置的Vt而变得指数性的，通常出于泄漏控制原因而在存储器阵列中发现最高Vt装置。

在存储器位单元中，这些操作特性对于数据保留和写入完成速度两者具有影响。当VDD接近Vt时，保持信号噪声容限(SNM)(其为静态随机存取存储器(SRAM)的数据保留品质因数)降级，这是因为电压按比例缩减致使NFET的泄漏电流变得与PFET的饱和电流相当。另一方面，写入速度依赖于2个操作：写入“0”阶段，其通过传送NFET中的一者将T节点或C节点快速地拉动到接地，以及继之以写入完成阶段，其通过上拉PFET中的一者将C节点或T节点快速地拉动到VDD。此降级不利地影响写入完成，这是因为在低电压处，PFET必须在NFET仅获得极弱高(HIGH)时将输入上拉到高。因为NFET/PFET比通常为2到3×，所以PFET倾向于极弱且此速度将指示低电压处的最小写入时间(最小时间WWL 310需要为高以便写入到单元)；虽然此降级弱化上拉PFET装置，但是其并不足以在第一写入操作方面有所帮助。存在争用路径，其中上拉PFET对抗传送NFET装置以防止T节点或C节点拉动到“0”。

用以相对于低电压处的弱PFET改善数据保留和写入速度的最直接方式为扩大规模或使用更低Vt装置。然而，这并不是最佳解决方案，这是因为其将使单元的可写性在所有电压处降级(来自PFET的争用越大意味着NFET翻转节点将越困难)且此引起增加的泄漏。

图4描绘根据本发明的一些实例的寄存器组电路。如图4中所展示，寄存器组电路400可包含多个存储器或位单元410、头端电路480和驱动电路495。虽然展示多个存储器单元410，但是应理解，可使用单个存储器单元。此外，存储器单元410可包含读取电路(未展示)。

每一存储器单元410可包含具有栅极412、源极413和漏极414的第一PFET 411。第一PFET源极413可耦合到虚拟供电电压(v_vdd)415。每一存储器单元410可包含具有栅极417、源极418和漏极419的第二PFET 416。第二PFET源极418可耦合到虚拟供电电压415。

每一存储器单元410可包含具有栅极421、源极422和漏极423的第一NFET 420。第一NFET源极422可耦合到第一PFET漏极414，第一NFET栅极421可耦合到第一PFET栅极412，且第一NFET漏极423可耦合到接地424。每一存储器单元410可包含具有栅极426、源极427和漏极428的第二NFET 425。第二NFET源极427可耦合到第二PFET漏极419，第二NFET栅极426可耦合到第二PFET栅极417，且第二NFET漏极428可耦合到接地424。虽然未展示，但是第二NFET栅极可耦合到读取电路。

每一存储器单元410可包含具有栅极430、源极431和漏极432的第三NFET 429。第三NFET栅极430可耦合到写入字线433，第三NFET漏极432可耦合到第二PFET栅极417和第二NFET栅极426，且第三NFET源极431可耦合到写入位线(wbl)434。每一存储器单元410可包含具有栅极436、源极437和漏极438的第四NFET 435。第四NFET栅极436可耦合到写入字线433，第四NFET漏极438可耦合到第一PFET栅极412和第一NFET栅极421，且第四NFET源极可耦合到字位线补集(wbl_l)439。

头端电路480可包含多个头端PFET 481、第一头端NFET 482和第二头端NFET 483。虽然展示多个头端PFET 481，但是应理解，可使用单个头端PFET 481。另外，虽然展示用于多个存储器单元410的单个头端电路480，但是应理解，可为每一存储器单元410提供单独头端电路480。当为每一存储器单元410提供单独头端电路480时，可针对每一存储器单元410使用单个共同对头端NFET装置482和483，而非一对头端NFET装置。

每一头端PFET 481可包含栅极484、源极485和漏极486。头端PFET源极485可耦合到为耦合到存储器单元的处理器供应电压的系统供电电压(vdd)487，头端PFET栅极484可耦合到驱动电路495，且头端PFET漏极486可耦合到虚拟供电电压415。

第一头端NFET 482可具有栅极488、源极489和漏极490。第一头端NFET源极489可耦合到虚拟供电电压415，第一头端NFET栅极488可耦合到驱动电路495，且第一头端NFET漏极490可耦合到接地424。

第二头端NFET 483可具有栅极491、源极493和漏极492。第二头端NFET源极493可耦合到系统供电电压487、第二头端NFET栅极491可耦合到驱动电路495，且第二头端NFET漏极492可耦合到虚拟供电电压415。

驱动电路495可包含耦合到写入时钟信号(wr_clk)496的脉冲发生器494和耦合到每一头端PFET 481、第一头端NFET 482和第二头端NFET 483的栅极的写入信号输出497。

现将描述根据本发明的一些实例的图4中所展示的寄存器组电路400的示范性操作。头端PFET 481经配置以使虚拟供电电压415的电压降低低于存储器单元PFET 411和416的阈值电压(Vt)。此可通过关断头端PFET 481的写入信号输出实现，同时在头端PFET 481和第一头端NFET 482的栅极耦合到由驱动电路495产生的写入信号输出时接通第一头端NFET 482。这个配置将切断到存储器单元410的电流路径，此关断第一PFET 411和第二PFET 416且消除存储器单元410内的写入争用。为了防止虚拟供电电压415转到接地或零，第二头端NFET 483将虚拟供电电压415箝位到vdd减PFET 411和416的Vt。此可用过为NFET 482和483设定大小以提供所要的电阻分压器率电压来加以实现。

驱动电路495的写入信号输出可包含提供具有宽度的脉冲写入信号的脉冲发生器494，所述宽度经设计以防止在写入字线433主动的完整时间段期间完全地移除写入争用。脉冲的宽度可经配置并定时(相对于写入字线信号的位置)以快速地完成写入制程，同时通过同时保持第一头端NFET 482和第二头端NFET 483来减小所需的能量。脉冲写入信号的宽度亦可经优化以寻址在制造(manufacturing/fabrication)工艺期间在电路中发生的工艺变化。

图5描绘根据本发明的一些实例的寄存器组电路的写入过程的时序图和完成时间曲线。如图5中所展示，写入字线信号500启动且从零上升到vdd。在启动写入字线信号500之前，脉冲写入信号510从驱动电路输出，同时将脉冲写入信号线上的电压从零升高到vdd。当脉冲写入信号510达到vdd时，虚拟供电电压信号520下降低于vdd且在写入字线信号500达到vdd之前取决于第一头端NFET与第二头端NFET的比率而在某一电压处变得箝位。脉冲写入信号的宽度经配置以在脉冲写入信号电压下降返回到零之前提供足够时间来进行写入完成。如图5中所展示，y轴530展示0.9伏处的归一化的延迟(归一化到不具有任何写入辅助机构的常规位单元)且x轴540以伏为单位展示存储器单元的Vmin。常规6T位单元的写入完成时间的图形550展示0.55伏的一，而根据本发明的一些实例的寄存器组电路的写入完成时间的图形560展示相同延迟期间的约0.48伏的Vmin。此引起Vmin的11％减小，其在写入完成期间平移到21％能量节省。如果具有根据一些实例的写入辅助的寄存器组电路的所要Vmin为0.55伏，那么写入辅助的使用将仍引起写入完成的延迟的45％减小。

本申请案中所陈述或所说明、所描绘的内容都不意图专用任何组件、步骤、特征、权益、优点或等效于公用，而不管权利要求书中是否叙述所述组件、步骤、特征、权益、优点或等效者。

所属领域的技术人员应了解，可使用多种不同技术和技艺中的任一者来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。

另外，所属领域的技术人员应了解，结合本文中所揭示的实例所描述的各种说明性逻辑块、模块、电路和算法步骤可被实施为电子硬件、计算机软件，或两者的组合。为清晰地说明硬件与软件的此可互换性，已在上文中大体就其功能性来描述了各种说明性组件、块、模块、电路和步骤。将此功能性实施为硬件还是软件取决于特定应用和施加于整个系统的设计约束。熟练的技术人员可针对每一特定应用以不同方式实施所描述功能性，但此类实施决策不应被解译为引起偏离本发明的范围。

结合本文中所揭示的实例所描述的方法、序列和/或算法可直接地以硬件、以由处理器执行的软件模块或以所述两者的组合予以体现。软件模块可驻留在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸磁盘、CD-ROM或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息并且将信息写入到存储媒体。在替代方案中，存储媒体可集成到处理器。

结合本文中所揭示的方面而描述的各种说明性逻辑、逻辑块、模块和电路可用以下各项来实施或执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文中所描述的功能的其任何组合。通用处理器可为微处理器，但在替代方案中，处理器可以为任何常规理器、控制器、微控制器或状态机。处理器还可以实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此类配置)。

虽然已结合装置描述一些方面，但理所当然的是，这些方面还构成对应方法的描述，且因此，装置的块或组件还应被理解为对应方法步骤或方法步骤的特征。与其类似地，结合方法步骤所描述或描述为方法步骤的方面也构成对对应块或对应装置的细节或特征的描述。可通过例如微处理器、可编程计算机或电子电路的硬件装置(或使用硬件装置)来执行方法步骤中的一些或全部。在一些实例中，一些或多个极重要的方法步骤可由此设备执行。

上文所描述的实例仅构成本发明的原理的说明。理所当然的是，对本文中所描述的布置和细节的修改和变化将对所属领域的技术人员显而易见。因此，希望本发明仅受随附专利权利要求书的保护范围，而非受基于对本文中的实例的描述和解释所呈现的具体细节限制。

在以上【实施方式】中可看出，可在实例中将不同特征分组在一起。不应将此揭示方式理解为所主张实例需要比各别权利要求中所明确地提及的特征更多的特征的意图。确切地说，所述情形使得发明性内容可存在于所揭示的个别实例的少于所有的特征中。因此，以下权利要求书应特此被视为并入于【实施方式】中，其中每一权利要求本身可作为一单独实例。虽然每一权利要求本身可作为单独实例，但应注意，虽然从属权利要求可在权利要求书中指与一个或多个权利要求的具体组合，但其它实例也可涵盖或包含所述从属权利要求与任何其它从属权利要求的标的物的组合，或任何特征与其它从属和独立权利要求的组合。除非明确地表达出不希望具体组合，否则在本文中提议这些组合。此外，还希望可将一权利要求的特征包含于任何其它独立权利要求中，即使所述权利要求并不直接地依附于独立权利要求也如此。

此外应注意，在【实施方式】中或在权利要求书中所揭示的方法可由包括用于执行此方法的各别步骤或动作的装置的装置实施。

此外，在一些实例中，个别步骤/动作可被再分成多个子步骤，或含有多个子步骤。这些子步骤可含于个别步骤的揭示内容中且为所述个别步骤的揭示内容的部分。

虽然前述揭示内容示出本发明的说明性实例，但应注意，在不脱离如所附权利要求书界定的本发明的范围的情况下，可以在本文中做出各种改变和修改。不必以任何特定顺序来执行根据本文中所描述的本发明的方面的方法权利要求项的功能、步骤和/或动作。此外，虽然可能以单数形式描述或主张本发明的元件，但是除非明确陈述限于单数形式，否则也涵盖复数形式。