存储器测量电路的时钟电路及其设计方法与流程

本发明涉及半导体集成电路领域，特别是涉及一种存储器测量电路的时钟电路；本发明还涉及一种存储器测量电路的时钟电路的设计方法。

背景技术：

高速存储器单元应用在产品设计中，随着芯片工作频率越来越高，对存储单元模型精度要求也就越来越高，如何做到时序模型与实测值相匹配，则需要在设计存储单元测试电路时，做到时钟同步。

特别是精准的地址建立时间的获取，对时钟信号CLKI和时钟信号CLKM的同步要求很高，如两者的时钟相位差到0.3ns，对于频率为500MHz的设计将有15％的频率影响。

如图1所示，是存储器的地址建立时间的示意图；如图2所示，是现有存储器测量电路的时钟电路图；时钟信号CLKI通过时钟路径102连接到存储器101的地址端AD，图2中存储器101用memory显示，存储器101的地址端AD之后的[12:0]表示地址的位数；时钟信号CLKM通过时钟路径103连接到存储器101的时钟端CLKM。

其中时钟路径102包括组合逻辑单元电路104和寄存器单元电路105，其中组合逻辑单元电路104全部由非时序逻辑单元连接形成，非时序逻辑单元包括：反相器(INV)，或门(OR)，与门(AND)，或非门(NOR)和与非门(NAND)等。时钟信号CLKM经过组合逻辑单元电路104后连接到寄存器单元电路105的的时钟端，地址输入信号输入到所述寄存器单元电路105的数据输入端即D端，所述寄存器单元电路105的数据输出端即Q端连接到存储器101的地址端AD。

而时钟路径103则全部由非时序逻辑单元连接形成，不包括寄存器单元电路。现有时钟路径103分成两部分，分别为基本电路106和时钟平衡单元电路107，时钟平衡单元电路107是采用普通的时钟树处理方法形成。相对于与没有时钟平衡单元电路107的电路，加入时钟平衡单元电路107后能够减少时钟信号CLKI输入到存储器101的地址端AD的延时和时钟信号CLKM输入到存储器101的地址端AD的时钟端CLKM的延时的差值也称相位差，图2所示结构能使该相位差达到0.3ns～0.5ns。

图1中，信号A为地址输入信号，在图2中地址输入信号A会连接到所述寄存器单元电路105的D端；信号A中的valid标记的区域表示对应的信号区域有效。信号D为数据输入信号，信号D在图2中没有显示，信号D会连接到图2中的存储器101的数据端(未显示)。

图1中，时间t1表示地址建立时间(ADD setup time)，时间t1能通过测量时钟信号CLKI和CLKM的差值得到，图1中通过测量时钟信号CLKI和CLKM的两个相邻的上升沿的差值得到时间t1。地址建立时间表示地址输入信号A必须在时钟输入信号CLKM的上升沿的一个地址建立时间之前保持稳定，在时钟输入信号CLKM的上升沿之前的地址建立时间内变化的地址输入信号信号将不会被输出。

图2中，时钟信号CLKI输入到存储器101的地址端AD的延时和时钟信号CLKM输入到存储器101的地址端AD的时钟端CLKM的延时的差值也即相位差越小，则测量得到的地址建立时间越精确。

技术实现要素：

本发明所要解决的技术问题是提供一种存储器测量电路的时钟电路，能提高输入到被测试存储器的地址端和时钟端的时钟信号的同步性，从而能提高存储器的地址建立时间的测试精度。为此，本发明还提供一种存储器测量电路的时钟电路的设计方法。

为解决上述技术问题，本发明提供的存储器测量电路的时钟电路包括：

连接到被测试存储器的地址端的第一时钟路径和连接到所述被测试存储器的时钟端的第二时钟路径。

所述第一时钟路径包括第一组合逻辑单元电路和寄存器单元电路。

第一时钟信号通过所述第一组合逻辑单元电路输入到所述寄存器单元电路的时钟端，地址输入信号输入到所述寄存器单元电路的数据输入端，所述寄存器单元电路的数据输出端连接到所述被测试存储器的地址端。

所述第二时钟路径串联在一起的第二组合逻辑单元电路和等延时单元。

第二时钟信号依次通过所述第二组合逻辑单元电路和所述等延时单元连接到所述被测试存储器的时钟端。

所述第一组合逻辑单元电路和所述第二组合逻辑单元电路的组成单元都为非时序逻辑单元，所述第一组合逻辑单元电路和第二组合逻辑单元电路之间呈完全对称的单元镜像结构，该单元镜像结构为所述第一组合逻辑单元电路中的各非时序逻辑单元的数目、类型和连接关系分别和所述第二组合逻辑单元电路中对应的各非时序逻辑单元的数目、类型和连接关系的相同。

所述等延时单元用在所述第二时钟路径中补偿一个和所述寄存器单元电路相同的延时。

进一步的改进是，所述第一组合逻辑单元电路和所述第二组合逻辑单元电路都分别由所述第一组合逻辑单元电路的基本电路和所述第二组合逻辑单元电路的基本电路的最小公倍数的非时序逻辑单元组成。

进一步的改进是，所述等延时单元的电路和所述寄存器单元电路的数据保存输出部分相同。

进一步的改进是，所述非时序逻辑单元包括：缓冲器，反相器，或门，与门，或非门和与非门。

进一步的改进是，所述第一时钟信号经过所述第一时钟路径的第一延时和所述第二时钟信号经过所述第二时钟路径的第二延时的差值在0.1ns以内。

为解决上述技术问题，本发明提供的存储器测量电路的时钟电路的设计方法中包括用于设计连接到被测试存储器的地址端的第一时钟路径和连接到所述被测试存储器的时钟端的第二时钟路径；包括如下步骤：

步骤一、进行单元镜像形成完全对称的第一组合逻辑单元电路和第二组合逻辑单元电路；所述第一组合逻辑单元电路和所述第二组合逻辑单元电路的组成单元都为非时序逻辑单元，单元镜像使所述第一组合逻辑单元电路中的各非时序逻辑单元的数目、类型和连接关系分别和所述第二组合逻辑单元电路中对应的各非时序逻辑单元的数目、类型和连接关系的相同。

步骤二、设计出和寄存器单元电路的延时相同的等延时单元。

步骤三、将所述第一组合逻辑单元电路和所述寄存器单元电路连接形成所述第一时钟路径，将所述第二组合逻辑单元电路和所述等延时单元串联形成所述第二时钟路径；

第一时钟信号通过所述第一组合逻辑单元电路输入到所述寄存器单元电路的时钟端，地址输入信号输入到所述寄存器单元电路的数据输入端，所述寄存器单元电路的数据输出端连接到所述被测试存储器的地址端。

第二时钟信号依次通过所述第二组合逻辑单元电路和所述等延时单元连接到所述被测试存储器的时钟端。

进一步的改进是，步骤一中的单元镜像通过对所述第一组合逻辑单元电路的基本电路的非时序逻辑单元和所述第二组合逻辑单元电路的基本电路的非时序逻辑单元取最小公倍数分别形成所述第一组合逻辑单元电路和所述第二组合逻辑单元电路。

进一步的改进是，所述等延时单元的电路和所述寄存器单元电路的数据保存输出部分相同。

进一步的改进是，所述非时序逻辑单元包括：缓冲器，反相器，或门，与门，或非门和与非门。

进一步的改进是，所述第一时钟信号经过所述第一时钟路径的第一延时和所述第二时钟信号经过所述第二时钟路径的第二延时的差值在0.1ns以内。

本发明通过对连接到被测试存储器的地址端的第一时钟路径和连接到被测试存储器的时钟端的第二时钟路径进行设置，具体为将不含有寄存器单元电路且是由非时序逻辑单元连接形成的组合逻辑单元电路进行单元镜像处理，也即将第一时钟路径中的第一组合逻辑单元电路和第二时钟路径中的第二组合逻辑单元电路设置为各非时序逻辑单元的数目、类型和连接关系都分别相同的单元进行结构，这样能大大降低第一时钟信号经过第一组合逻辑单元电路的延时以及第二时钟信号经过第二组合逻辑单元电路后的延时的差值；另外，本发明根据第一时钟路径中的寄存器单元电路的延时特性进行等延时处理，即在第二时钟路径中设置了等延时单元，通过等延时单元在第二时钟路径中补偿一个和寄存器单元电路相同的延时；所以，本发明通过单元镜像处理和等延时处理，能够降低第一时钟信号经过第一时钟路径的第一延时和第二时钟信号经过第二时钟路径的第二延时的差值，从而能提高输入到被测试存储器的地址端和时钟端的时钟信号的同步性，从而能提高存储器的地址建立时间的测试精度。

本发明的单元镜像处理通过对第一和第二组合逻辑单元电路的基本电路的非时序逻辑单元取最小公倍数即可得到，具有简单可靠的特点。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是存储器的地址建立时间的示意图；

图2是现有存储器测量电路的时钟电路图；

图3是本发明实施例存储器测量电路的时钟电路图；

图4是没有加入时钟平衡单元电路的存储器测量电路的时钟电路图；

图5是门延时的示意图。

具体实施方式

如图3所示，是本发明实施例存储器测量电路的时钟电路图；本发明实施例存储器测量电路的时钟电路包括：

连接到被测试存储器1的地址端AD的第一时钟路径2和连接到所述被测试存储器1的时钟端CLKM的第二时钟路径3。

所述第一时钟路径2包括第一组合逻辑单元电路4和寄存器单元电路5。

第一时钟信号CLKI通过所述第一组合逻辑单元电路4输入到所述寄存器单元电路5的时钟端即CLK端，地址输入信号输入到所述寄存器单元电路5的数据输入端即D端，所述寄存器单元电路5的数据输出端即Q端连接到所述被测试存储器1的地址端AD。

所述第二时钟路径3串联在一起的第二组合逻辑单元电路6和等延时单元7。

第二时钟信号CLKM依次通过所述第二组合逻辑单元电路6和所述等延时单元7连接到所述被测试存储器1的时钟端CLKM。

所述第一组合逻辑单元电路4和所述第二组合逻辑单元电路6的组成单元都为非时序逻辑单元，所述第一组合逻辑单元电路4和第二组合逻辑单元电路6之间呈完全对称的单元镜像结构，该单元镜像结构为所述第一组合逻辑单元电路4中的各非时序逻辑单元的数目、类型和连接关系分别和所述第二组合逻辑单元电路6中对应的各非时序逻辑单元的数目、类型和连接关系的相同。本发明实施例中，所述非时序逻辑单元包括：缓冲器，反相器，或门，与门，或非门和与非门。

本发明实施例中，所述第一组合逻辑单元电路4和所述第二组合逻辑单元电路6都分别由所述第一组合逻辑单元电路4的基本电路和所述第二组合逻辑单元电路6的基本电路的最小公倍数的非时序逻辑单元组成。可以参考图4所示，所述第一组合逻辑单元电路4的基本电路包括第一部分电路4a和第二部分电路4b，所述第二组合逻辑单元电路6的基本电路即为标记6a所示电路，该电路6a和所述第一组合逻辑单元电路4的第一部分电路4a相同，所述第一组合逻辑单元电路4的基本电路和所述第二组合逻辑单元电路6的基本电路的非时序逻辑单元形成的最小公倍数的组成的电路即为由所述第一部分电路4a和所述第二部分电路4b组成的电路，这样所述第一组合逻辑单元电路4还是保持为基本电路的结构，所述第二组合逻辑单元电路6则也换为和所述第一组合逻辑单元电路4完全相同的结构，实际过程中仅需将所述第二部分电路4b复制到所述第二组合逻辑单元电路6中即可。

本发明实施例通过单元镜像处理得到具有单元镜像结构的第一组合逻辑单元电路4和第二组合逻辑单元电路6，能大大降低第一时钟信号经过第一组合逻辑单元电路的延时以及第二时钟信号经过第二组合逻辑单元电路后的延时的差值。现说明如下：因为门延时是由输入的驱动能力及输出负载大小决定，如图5所示，或非门201的延时是由反相器202的驱动能力和加载在或非门201输出端的负载大小决定，负载包括线载和后级反相器203的输入。要使两个不同或非门延时相同，则需要：

1)保证前级驱动门相同；

2)保证后级布线长度相等；

3)加载的门的个数、类型相同。

本发明实施例通过进行单元镜像处理，使得第一组合逻辑单元电路和第二组合逻辑单元电路完全符号上述三个要求，这样时钟信号经过第一组合逻辑单元电路和第二组合逻辑单元电路的延时也会实现趋于相等。

所述等延时单元7用在所述第二时钟路径3中补偿一个和所述寄存器单元电路5相同的延时。较佳为，所述等延时单元7的电路和所述寄存器单元电路5的数据保存输出部分相同。

在实际电路中，寄存器如本发明实施例的所述寄存器单元电路5的延时是无法通过镜像解决延时平衡的。因为所述寄存器单元电路5的Q端的输出是依赖CLK端响应D端输入信号的激励，所以本发明实施例中所述寄存器单元电路5的CLK端到Q端的延时无法通过在所述第二时钟路径3中将第二时钟信号CLKM接一个镜像的寄存器单元电路的CLK端口来达到时钟平衡，因为在第二时钟路径3中没有提供激励信号。相反，本发明实施例中是通过所述等延时单元7补偿一个和所述寄存器单元电路5相同的延时。而根据对所述寄存器单元电路5的原理分析可知：寄存器单元电路包括数据采集部分和数据保存输出部分，而寄存器单元电路的Q端的输出延时由数据保存输出部分决定，故本发明实施例中将所述寄存器单元电路5的数据保存输出部分复制即可形成所述等延时单元7的电路。

由上可知，本发明实施例中单元镜像处理和等延时处理仅需进行相应的电路复制即可形成，不仅简单可靠，而且真正实现了将两条时钟路径的延时趋于相等。本发明实施例可以将所述第一时钟信号CLKI经过所述第一时钟路径2的第一延时和所述第二时钟信号CLKM经过所述第二时钟路径3的第二延时的差值控制在0.1ns以内，这能提高输入到被测试存储器的地址端和时钟端的时钟信号的同步性，从而能提高存储器的地址建立时间的测试精度。

如图3所示，本发明提供的存储器测量电路的时钟电路的设计方法中包括用于设计连接到被测试存储器1的地址端AD的第一时钟路径2和连接到所述被测试存储器1的时钟端CLKM的第二时钟路径3；包括如下步骤：

步骤一、进行单元镜像形成完全对称的第一组合逻辑单元电路4和第二组合逻辑单元电路6；所述第一组合逻辑单元电路4和所述第二组合逻辑单元电路6的组成单元都为非时序逻辑单元，单元镜像使所述第一组合逻辑单元电路4中的各非时序逻辑单元的数目、类型和连接关系分别和所述第二组合逻辑单元电路6中对应的各非时序逻辑单元的数目、类型和连接关系的相同。较佳为，所述非时序逻辑单元包括：缓冲器，反相器，或门，与门，或非门和与非门。

本发明实施例方法中，所述第一组合逻辑单元电路4和所述第二组合逻辑单元电路6都分别由所述第一组合逻辑单元电路4的基本电路和所述第二组合逻辑单元电路6的基本电路的最小公倍数的非时序逻辑单元组成。如图4所示，所述第一组合逻辑单元电路4的基本电路包括第一部分电路4a和第二部分电路4b，所述第二组合逻辑单元电路6的基本电路即为标记6a所示电路，该电路6a和所述第一组合逻辑单元电路4的第一部分电路4a相同，所述第一组合逻辑单元电路4的基本电路和所述第二组合逻辑单元电路6的基本电路的非时序逻辑单元形成的最小公倍数的组成的电路即为由所述第一部分电路4a和所述第二部分电路4b组成的电路，这样所述第一组合逻辑单元电路4还是保持为基本电路的结构，所述第二组合逻辑单元电路6则也换为和所述第一组合逻辑单元电路4完全相同的结构，实际过程中仅需将所述第二部分电路4b复制到所述第二组合逻辑单元电路6中即可。

步骤二、设计出和寄存器单元电路5的延时相同的等延时单元7。

在实际电路中，寄存器如本发明实施例的所述寄存器单元电路5的延时是无法通过镜像解决延时平衡的。因为所述寄存器单元电路5的Q端的输出是依赖CLK端响应D端输入信号的激励，所以本发明实施例中所述寄存器单元电路5的CLK端到Q端的延时无法通过在所述第二时钟路径3中将第二时钟信号CLKM接一个镜像的寄存器单元电路的CLK端口来达到时钟平衡，因为在第二时钟路径3中没有提供激励信号。相反，本发明实施例方法中是通过所述等延时单元7补偿一个和所述寄存器单元电路5相同的延时，所述等延时单元7不用连接激励信号。而根据对所述寄存器单元电路5的原理分析可知：寄存器单元电路包括数据采集部分和数据保存输出部分，而寄存器单元电路的Q端的输出延时由数据保存输出部分决定，故本发明实施例方法中通过将所述寄存器单元电路5的数据保存输出部分复制即可形成所述等延时单元7的电路。

步骤三、将所述第一组合逻辑单元电路4和所述寄存器单元电路5连接形成所述第一时钟路径2，将所述第二组合逻辑单元电路6和所述等延时单元7串联形成所述第二时钟路径3；

第一时钟信号CLKI通过所述第一组合逻辑单元电路4输入到所述寄存器单元电路5的时钟端，地址输入信号输入到所述寄存器单元电路5的数据输入端，所述寄存器单元电路5的数据输出端连接到所述被测试存储器1的地址端AD。

第二时钟信号CLKM依次通过所述第二组合逻辑单元电路6和所述等延时单元7连接到所述被测试存储器1的时钟端CLKM。

本发明实施例方法中，所述第一时钟信号CLKI经过所述第一时钟路径2的第一延时和所述第二时钟信号CLKM经过所述第二时钟路径3的第二延时的差值在0.1ns以内。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。