技术总结
本发明公开了一种存储器测量电路的时钟电路，第一和二时钟信号分别通过第一和二时钟路径连接到被测试存储器的地址端和时钟端；第一时钟路径包括第一组合逻辑单元电路和寄存器单元电路；第二时钟路径包括串联在一起的第二组合逻辑单元电路和等延时单元；第一和二组合逻辑单元电路的组成单元都为非时序逻辑单元且组成单元镜像结构，单元镜像结构为第一和二组合逻辑单元电路中的各非时序逻辑单元的数目、类型和连接关系分别相同；等延时单元用在第二时钟路径中补偿一个和寄存器单元电路相同的延时。本发明还公开了一种存储器测量电路的时钟电路的设计方法。本发明能第一和二时钟信号的同步性，从而能提高存储器的地址建立时间的测试精度。
技术研发人员：周喆
受保护的技术使用者：上海华虹宏力半导体制造有限公司
文档号码：201610621836
技术研发日：2016.08.01
技术公布日：2017.01.04