1.一种存储器测量电路的时钟电路，其特征在于，包括：
连接到被测试存储器的地址端的第一时钟路径和连接到所述被测试存储器的时钟端的第二时钟路径；
所述第一时钟路径包括第一组合逻辑单元电路和寄存器单元电路；
第一时钟信号通过所述第一组合逻辑单元电路输入到所述寄存器单元电路的时钟端，地址输入信号输入到所述寄存器单元电路的数据输入端，所述寄存器单元电路的数据输出端连接到所述被测试存储器的地址端；
所述第二时钟路径串联在一起的第二组合逻辑单元电路和等延时单元；
第二时钟信号依次通过所述第二组合逻辑单元电路和所述等延时单元连接到所述被测试存储器的时钟端；
所述第一组合逻辑单元电路和所述第二组合逻辑单元电路的组成单元都为非时序逻辑单元，所述第一组合逻辑单元电路和第二组合逻辑单元电路之间呈完全对称的单元镜像结构，该单元镜像结构为所述第一组合逻辑单元电路中的各非时序逻辑单元的数目、类型和连接关系分别和所述第二组合逻辑单元电路中对应的各非时序逻辑单元的数目、类型和连接关系的相同；
所述等延时单元用在所述第二时钟路径中补偿一个和所述寄存器单元电路相同的延时。
2.如权利要求1所述的存储器测量电路的时钟电路，其特征在于：所述第一组合逻辑单元电路和所述第二组合逻辑单元电路都分别由所述第一组合逻辑单元电路的基本电路和所述第二组合逻辑单元电路的基本电路的最小公倍数的非时序逻辑单元组成。
3.如权利要求1所述的存储器测量电路的时钟电路，其特征在于：所述等延时单元的电路和所述寄存器单元电路的数据保存输出部分相同。
4.如权利要求1所述的存储器测量电路的时钟电路，其特征在于：所述非时序逻辑单元包括：缓冲器，反相器，或门，与门，或非门和与非门。
5.如权利要求1或2或3或4所述的存储器测量电路的时钟电路，其特征在于：所述第一时钟信号经过所述第一时钟路径的第一延时和所述第二时钟信号经过所述第二时钟路径的第二延时的差值在0.1ns以内。
6.一种存储器测量电路的时钟电路的设计方法，其特征在于，用于设计连接到被测试存储器的地址端的第一时钟路径和连接到所述被测试存储器的时钟端的第二时钟路径；包括如下步骤：
步骤一、进行单元镜像形成完全对称的第一组合逻辑单元电路和第二组合逻辑单元电路；所述第一组合逻辑单元电路和所述第二组合逻辑单元电路的组成单元都为非时序逻辑单元，单元镜像使所述第一组合逻辑单元电路中的各非时序逻辑单元的数目、类型和连接关系分别和所述第二组合逻辑单元电路中对应的各非时序逻辑单元的数目、类型和连接关系的相同；
步骤二、设计出和寄存器单元电路的延时相同的等延时单元；
步骤三、将所述第一组合逻辑单元电路和所述寄存器单元电路连接形成所述第一时钟路径，将所述第二组合逻辑单元电路和所述等延时单元串联形成所述第二时钟路径；
第一时钟信号通过所述第一组合逻辑单元电路输入到所述寄存器单元电路的时钟端，地址输入信号输入到所述寄存器单元电路的数据输入端，所述寄存器单元电路的数据输出端连接到所述被测试存储器的地址端；
第二时钟信号依次通过所述第二组合逻辑单元电路和所述等延时单元连接到所述被测试存储器的时钟端。
7.如权利要求6所述的存储器测量电路的时钟电路的设计方法，其特征在于：步骤一中的单元镜像通过对所述第一组合逻辑单元电路的基本电路的非时序逻辑单元和所述第二组合逻辑单元电路的基本电路的非时序逻辑单元取最小公倍数分别形成所述第一组合逻辑单元电路和所述第二组合逻辑单元电路。
8.如权利要求6所述的存储器测量电路的时钟电路的设计方法，其特征在于：所述等延时单元的电路和所述寄存器单元电路的数据保存输出部分相同。
9.如权利要求6所述的存储器测量电路的时钟电路的设计方法，其特征在于：所述非时序逻辑单元包括：缓冲器，反相器，或门，与门，或非门和与非门。
10.如权利要求6或7或8或9所述的存储器测量电路的时钟电路的设计方法，其特征在于：所述第一时钟信号经过所述第一时钟路径的第一延时和所述第二时钟信号经过所述第二时钟路径的第二延时的差值在0.1ns以内。