本发明涉及一种电路，特别是涉及一种字线译码电路。
背景技术：
图1为现有技术之字线译码电路的电路示意图。如图1所示，该字线译码电路包括字线译码偏置电压模块10、偏置电压传输模块20、字线电压选择电路30、下拉电路40。其中，字线译码偏置电压模块10由高压侦测电路hd1(hvdetectcircuit)、电平位移器ls1(levelshift)以及pmos管mp1/nmos管mn1组成；偏置电压传输模块20由译码电平位移器301的vss电压即xdbias_dec传输电路201和字线电压选择器302的vss电压即xdbias_wl传输电路202组成；字线电压选择电路30由nmos管mn2、mn3、译码电平位移器301(latch)和字线电压选择器302(controlcircuit)组成；下拉电路40由译码电平位移器301的vss下拉电路即xdbias_dec下拉电路401、字线电压选择器302的vss下拉电路即xdbias_wl下拉电路402、字线wl下拉电路403组成。
对于超快闪(superflash)，为了减掉nldd2&pldd2(n型漏极低掺杂/p型漏极低掺杂)掩膜(mask)，在进行擦除操作时选中的wl为12v，不选中的wl位2.5v，当擦除电压vee超过一定电压(比如5v)时，不选中的wl就会被充到2.5v。
对于不选中存储单元的字线wl施加vd25(2.5v)的电压，所以字线译码电路(xdec)的vss端也是偏置到vd25(2.5v)。
擦除(erase)操作完成之后，所有偏置成vd25(2.5v)的字线wl和字线译码电路(xdec)的vss如xdbias_dec、xdbias_wl都会下拉到零。
如果下拉太强，地端gnd的峰值电流(peakcurrent)就不能满足低功耗的要求；如果下拉太弱，字线译码电路(xdec)的译码电平位移器301(latch结构的电平转换电路)会翻错，因为擦除(erase)操作完成之后vep会快速下降(rampdown)到vd25(2.5v)左右，这样字线wl电压就不会下降(rampdown)到地gnd。
技术实现要素：
为克服上述现有技术存在的不足，本发明之目的在于提供一种字线译码电路，以提供一种低功耗的字线译码电路。
为达上述及其它目的，本发明提出一种字线译码电路，包括：
字线译码偏置电压模块，用于在擦除时将检测到的擦除高压vep转换为值为电源电压的字线译码偏置电压xdbias；
偏置电压传输模块，用于将字线译码偏置电压xdbias传输至字线电压选择电路的译码电平位移器和字线电压选择器的vss端；
字线电压选择电路，用于将低电压的选择信号a/b转换为vep逻辑的高压电平选择信号sel/selb并在该高压电平选择信号sel/selb的控制下将选中存储单元的字线wl置为高压vep而将位选中存储单元的字线wl置为电源电压；
下拉电路，用于在擦除结束时依次将各节点拉低至地。
进一步地，所述下拉电路在字线译码偏置电压xdbias下拉控制信号rmpdn_xdbias的控制下先将字线译码偏置电压xdbias以慢速拉低至地，等待设定时间后再在高压vep下拉控制信号rmpdn_vep的控制下将高压vep拉低至地。
进一步地，所述字线译码偏置电压模块包括高压侦测电路、电平位移器以及第一pmos管/第一nmos管。
进一步地，高压vep连接至所述高压侦测电路的输入端，所述高压侦测电路的输出端连接至所述电平位移器的输入端，所述电平位移器的输出端连接至所述第一pmos管和第一nmos管的栅极，所述电平位移器的电源正端和第一pmos管的源极接电源电压，所述电平位移器的电源负端和所述第一nmos管的源极接地gnd，所述第一pmos管和第一nmos管的漏极连接至所述下拉电路、偏置电压传输模块。
进一步地，所述偏置电压传输模块包括xdbias_dec传输电路和xdbias_wl传输电路。
进一步地，所述xdbias_dec传输电路和xdbias_wl传输电路的输入端连接所述pmos管和nmos管的漏极，所述xdbias_dec传输电路与xdbias_wl传输电路的输出端连接至所述字线电压选择电路的译码电平位移器和字线电压选择器的vss端。
进一步地，所述字线电压选择电路包括第二nmos管、第三nmos管、译码电平位移器和字线电压选择器，所述xdbias_dec传输电路的输出端连接至所述第二nmos管的源极、第三nmos管的源极、所述下拉电路，所述xdbias_wl传输电路的输出端连接至所述下拉电路以及所述字线电压选择器的vss端，低压选择信号a连接至所述第二nmos管的栅极，低压选择信号b连接至所述第三nmos管的栅极，所述第二nmos管的漏极连接至所述译码电平位移器的第一输出即高压选择信号sel，所述第二nmos管的漏极连接至所述译码电平位移器的第二输出即互补高压选择信号selb，所述高压选择信号sel和互补高压选择信号selb连接至字线电压选择器的输入端，所述字线电压选择器的输出端即字线电压wl连接至存储单元的字线端和所述下拉电路，高压vep连接至所述译码电平位移器和所述字线电压选择器的电源正端和所述下拉电路。
进一步地，所述下拉电路包括xdbias_dec下拉电路、xdbias_wl下拉电路、字线wl下拉电路、字线译码偏置电压xdbias下拉电路和高压vep下拉电路。
进一步地，所述xdbias_dec下拉电路的输入端连接所述xdbias_dec传输电路的输出端，所述xdbias_wl下拉电路的输入端连接所述xdbias_wl传输电路的输出端，所述字线wl下拉电路的输入端连接所述字线电压选择器的输出端，所述字线译码偏置电压xdbias下拉电路的输入端连接所述第一pmos管和第一nmos管的漏极，所述高压vep下拉电路的输入端连接所述高压vep。
进一步地，字线译码偏置电压xdbias下拉控制信号连接至所述字线译码偏置电压xdbias下拉电路的控制端，高压vep下拉控制信号连接至所述高压vep下拉电路的控制端。
与现有技术相比，本发明一种字线译码电路实现了一种既可以保证低功耗，又不会使电平位移器翻错的字线译码电路。
附图说明
图1为现有技术的字线译码电路的电路示意图；
图2为本发明一种字线译码电路的结构示意图；
图3为本发明具体实施例的时序示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图2为本发明一种字线译码电路的结构示意图。如图2所示，本发明一种字线译码电路，包括：包括字线译码偏置电压模块10、偏置电压传输模块20、字线电压选择电路30、下拉电路40。其中，字线译码偏置电压模块10由高压侦测电路hd1(hvdetectcircuit)、电平位移器ls1(levelshift)以及pmos管mp1/nmos管mn1组成，用于在擦除(erase)时将检测到的擦除高压vep转换为值为vd25的字线译码偏置电压xdbias；偏置电压传输模块20由译码电平位移器301的vss电压即xdbias_dec传输电路201和字线电压选择器302的vss电压即xdbias_wl传输电路202组成，用于将字线译码偏置电压xdbias传输至译码电平位移器301的vss端即图2中xdbias_dec和字线电压选择器302的vss端即图2中xdbias_wl；字线电压选择电路30由nmos管mn2、mn3、译码电平位移器301(latch)和字线电压选择器302(controlcircuit)组成，用于将低电压的选择信号a/b转换为vep逻辑的高压电平选择信号sel/selb并在该高压电平选择信号sel/selb的控制下将选中存储单元的字线wl置为高压vep而将位选中存储单元的字线wl置为vd25；下拉电路40由译码电平位移器301的vss下拉电路即xdbias_dec下拉电路401、字线电压选择器302的vss下拉电路即xdbias_wl下拉电路402、字线wl下拉电路403、字线译码偏置电压xdbias下拉电路404和高压vep下拉电路405组成，用于在擦除结束时依次将各节点拉低至地(rampdown)，具体地，在字线译码偏置电压xdbias下拉控制信号rmpdn_xdbias的控制下先将字线译码偏置电压xdbias以慢速拉低至地，等待设定时间后再在高压vep下拉控制信号rmpdn_vep的控制下将高压vep拉低至地。
高压vep连接至高压侦测电路hd1(hvdetectcircuit)的输入端，高压侦测电路hd1(hvdetectcircuit)的输出端连接至电平位移器ls1(levelshift)的输入端，电平位移器ls1(levelshift)的输出端即xdbiasb连接至pmos管mp1和nmos管mn1的栅极，电平位移器ls1(levelshift)的电源正端和pmos管mp1的源极接电源vd25，电平位移器ls1(levelshift)的电源负端和nmos管mn1的源极接地gnd，pmos管mp1和nmos管mn1的漏极即字线译码偏置电压xdbias连接至字线译码偏置电压xdbias下拉电路404的输入端、译码电平位移器301的vss电压即xdbias_dec传输电路201的输入端和字线电压选择器302的vss电压即xdbias_wl传输电路202的输入端，译码电平位移器301的vss电压即xdbias_dec传输电路201的输出端连接至nmos管mn2的源极、nmos管mn3的源极、译码电平位移器301的vss下拉电路即xdbias_dec下拉电路401的输入端以及译码电平位移器301的vss端即xdbias_dec节点，字线电压选择器302的vss电压即xdbias_wl传输电路202的输出端连接至字线电压选择器302的vss下拉电路即xdbias_wl下拉电路402的输入端以及字线电压选择器302的vss端即xdbias_wl节点，低压选择信号a连接至nmos管mn2的栅极，低压选择信号b连接至nmos管mn3的栅极，nmos管mn2的漏极连接至译码电平位移器301(latch)的第一输出即高压选择信号sel，nmos管mn2的漏极连接至译码电平位移器301(latch)的第二输出即互补高压选择信号selb，高压选择信号sel和互补高压选择信号selb连接至字线电压选择器302(controlcircuit)的输入端，字线电压选择器302(controlcircuit)的输出端即字线电压wl连接至存储单元的字线端和字线wl下拉电路403的输入端，高压vep连接至译码电平位移器301(latch)和字线电压选择器302(controlcircuit)的电源正端和高压vep下拉电路405的输入端，字线译码偏置电压xdbias下拉控制信号rmpdn_xdbias连接至字线译码偏置电压xdbias下拉电路404的控制端，高压vep下拉控制信号rmpdn_vep连接至高压vep下拉电路405的控制端。
图3为本发明具体实施例的时序示意图。可见，本发明通过先把rmpdn_xdbias电压以慢速度rampdown下来，保证功耗满足要求，在等待足够时间后，再把擦除的高压vep进行rampdown，这样既可以保证功耗，又不会使电平位移器翻错。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。