第一读取对策的动态调谐的制作方法

本发明技术涉及存储器件的操作。

半导体存储器件已经变得越来越普遍用于各种电子器件。例如，非易失性半导体存储器用于蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备及其他设备。

电荷存储材料(诸如浮栅)或电荷俘获材料可用于此类存储器件中以存储表示数据状态的电荷。电荷俘获材料可以垂直布置在三维(3d)堆叠存储结构中，或水平布置在二维(2d)存储结构中。3d存储结构的一个示例是bitcostscalable(bics)(位成本可扩展)架构，其包括交替的导电层和电介质层的堆叠。

存储器件包括存储单元，该存储单元可被布置成串，例如，其中选择栅极晶体管设置在串的端部处，以选择性地将串的沟道连接至源极线或位线。然而，在操作这种存储器件时面临着各种挑战。

附图说明

图1a是示例性存储器件的框图。

图1b示出图1b的温度感测电路115的示例。

图2示出示例性存储单元200。

图3是存储器件600的透视图，该存储器件包括图1的存储结构126的示例性3d构型中的一组块。

图4示出图3的块之一的一部分的示例性剖视图。

图5示出图4的堆叠中的存储孔直径的曲线图。

图6示出图4的堆叠的区域622的近距离视图。

图7a示出处于3d构型的子块中的nand串的示例性视图，该视图与图4一致。

图7b示出图8a的子块sb0至sb3的附加细节。

图8a示出存储单元的示例性vth分布，其中使用了两种数据状态。

图8b示出存储单元的示例性vth分布，其中使用了四种数据状态。

图8c示出存储单元的示例性vth分布，其中使用了八种数据状态，并且针对未选定块中的存储单元观察到vth的向下偏移。

图8d示出用于不同数据状态以及用于数据的下页、中间页和上页的位序列以及相关联的读取电压。

图8e示出存储单元的示例性vth分布，其中使用了八种数据状态，并且当存在第一读取情况时与存在第二读取情况时相比，以及当温度相对较低时，对于具有较低数据状态的存储单元，vth较低，并且对于具有较高数据状态的存储单元，vth较高。

图8f示出存储单元的示例性vth分布，其中使用了八种数据状态，并且当存在第一读取情况时与存在第二读取情况时相比，以及当温度相对较低时，对于具有较低数据状态的存储单元，vth较低，并且对于具有较高数据状态的存储单元，vth较高。

图8g示出读取电压随vth偏移的关系曲线图，与图8e和图8f一致。

图8h示出针对高温和低温以及在第一读取情况期间，读取电压随vth偏移的一般关系曲线图。

图8i示出存储器件的读取电压的曲线图，其中使用了八种数据状态，其中针对高温和低温、第一读取情况和第二读取情况以及初始读取操作和错误恢复读取操作提供读取电压。

图8j示出存储单元的示例性vth分布，其中使用了十六种数据状态。

图9示出示例性编程操作的波形。

图10a示出编程操作中的示例性波形的曲线图。

图10b示出对应于图10a的沟道电压(vch)的曲线图。

图10c示出读取操作中的示例性波形的曲线图。

图10d示出对应于图10c的沟道电压(vch)的曲线图。

图11示出当在感测操作中控制栅极电压降低时用作电容器的存储单元上的控制栅极和沟道电压。

图12示出图6的存储单元mc的一部分，示出了在弱编程期间电子注入电荷俘获区域。

图13示出示出针对三种不同情况的示例性存储单元的vth的变化的曲线图。

图14a示出字线的示例性虚设电压和字线的随后耦合上升电压的曲线图。

图14b示出沟道电压的曲线图，该沟道电压从起始电平耦合下降并随后返回到起始电平，与图14a一致。

图15a示出图14a的虚设电压曲线1400，接着是图10c的读取电压1030，随后是较长时间段内字线的耦合上升电压的衰减。

图15b示出沟道电压的曲线图，该沟道电压从起始电平耦合下降并随后返回到起始电平，与图15a一致。

图15c示出连接至耦合上升字线的存储单元的vth的曲线图，与图15a和图15b一致。

图16a示出用于决定何时对第一读取情况执行对策的示例性过程。

图16b示出针对第一读取情况(曲线1605)和第二读取情况(曲线1606)的多个读取错误与温度的关系曲线图。

图17a示出图16a的过程的示例性具体实施，其中当存在第一读取情况时，基于温度设置初始读取电压，并且可选地设置用于错误恢复的附加读取电压。

图17b示出图16a的过程的另一示例性具体实施，其中当存在第一读取情况时在读取电压之前施加虚设电压，并且虚设电压与读取电压之间的等待期是温度的函数。

图17c1示出等待期与温度(t)的关系曲线图，与图17b的步骤1725一致。

图17c2示出针对下页(曲线1610)、中间页(曲线1611)和上页(曲线1612)，在虚设电压和读取电压波形之间，多个读取错误与等待期的关系曲线图。

图17d示出图17b的步骤1723的示例性具体实施。

图17e示出图16a的过程的另一示例性具体实施，其中一组块中的未选定块的电压驱动器提供作为温度的函数的电压。

图17f示出vblk_unsel_tco(施加到未选定块中的字线的电压)与温度的关系曲线图，与图17e的步骤1744一致。

图17g示出充当未选定块中的电容器的存储单元上的控制栅极和沟道电压，与图17e的步骤1744和1745一致。

图17h示出图16a的过程的另一示例性具体实施，其中当存在第一读取情况时，基于温度设置初始导通电压，并且可选地设置用于错误恢复的附加导通电压。

图17i示出示例性读取操作中的读取电压和导通电压，其中当存储单元处于第一读取情况时，将导通电压设置为温度的函数，并且其中单独地读取下页、中间页和上页。

图17j示出导通电压随温度偏移的关系曲线图，与图17i一致。

图17k示出读取电压随温度偏移的关系曲线图，与图8i一致。

图17l示出针对图17j的不同数据状态的vpass的tco。

图17m示出针对图17k的不同数据状态的读取电压的tco。

图18a示出示例性电路，其包括第一组块grp0和第二组块grp1，该第一组块具有用于该组的导通晶体管的共用控制栅极线(cgline_0)，并且该第二组块具有用于该组的导通晶体管的共用控制栅极线(cgline_1)。

图18b示出示例性电路，其包括图18a的blk0的电压驱动器drv_blk0、开关sw_blk0、导通晶体管pt_blk0和字线以及选择栅极线wl/sg_blk0。

具体实施方式

本发明提供了用于提高存储器件中的读取操作的准确性的技术。还提供了对应的存储器件。

在一些存储器件中，存储单元彼此接合，诸如在块或子块中的nand串中。每个nand串包括串联连接的多个存储单元，该单元位于下述两者间：一个或多个漏极侧sg晶体管(sgd晶体管)，其在nand串的连接至位线的漏极侧；和一个或多个源极侧sg晶体管(sgs晶体管)，其在nand串的连接至源极线的源极侧。另外，存储单元可以布置有用作控制栅极的共用控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储单元可以以其他类型的串连接，还可以以其他方式连接。

存储单元可包括：数据存储单元，其有资格存储用户数据；和虚设或非数据存储单元，其无资格存储用户数据。虚设字线连接至虚设存储单元。可以在一串存储单元的漏极端和/或源极端处提供一个或多个虚设存储单元，以提供沟道梯度的逐渐过渡。

在编程操作期间，根据字线编程顺序对存储单元进行编程。例如，编程可以从块的源极侧的字线开始，并前进到块的漏极侧的字线。在一种方法中，在对下一个字线进行编程之前完成对每个字线的编程。例如，使用一个或多个编程阶段对第一字线wl0进行编程，直到编程完成。接下来，使用一个或多个编程阶段对第二字线wl1进行编程，直到编程完成，以此类推。编程阶段可包括一组增加的编程电压，该电压在相应的编程循环或编程-验证迭代中施加到字线，诸如图9所示。可以在每个编程电压之后执行验证操作以确定存储单元是否已完成编程。当完成对存储单元的编程时，可将其锁定以免进一步编程，同时在后续的编程循环中继续对其他存储单元进行编程。

还可以根据子块编程顺序对存储单元进行编程，其中在对另一子块中的存储单元进行编程之前，对一个子块或块的一部分中的存储单元进行编程。

每个存储单元可以根据程序命令中的写入数据与数据状态相关联。基于其数据状态，存储单元将保持在已擦除状态或被编程为已编程数据状态。例如，在每单元一位存储器件中，存在两种数据状态，包括已擦除状态(eslc)和已编程状态(pslc)(参见图8a)。在每单元两位存储器件中，存在四种数据状态，包括已擦除状态和三种更高的数据状态，称为a、b和c数据状态(参见图8b)。在每单元三位存储器件中，存在八种数据状态，包括已擦除状态和七种更高的数据状态，称为a、b、c、d、e、f和g数据状态(参见图8c)。在每单元四位存储器件中，存在十六种数据状态，包括已擦除状态和十五种更高的数据状态。这些数据状态可被称为s0、s1、s2、s3、s4、s5、s6、s7、s8、s9、s10、s11、s12、s13、s14和s15数据状态(参见图8j)，其中s0为已擦除状态。

在对存储单元进行编程之后，可在读取操作中读回数据。读取操作可涉及将一系列读取电压施加到字线，同时感测电路确定连接至字线的单元是处于导电状态还是非导电状态。如果单元处于非导电状态，则存储单元的vth超过读取电压。该读取电压被设置为处于预期在相邻数据状态的阈值电压电平之间的电平。

然而，已经观察到存储单元的vth根据何时发生读取操作可以有差别。例如，当发生读取操作时，取决于字线的耦合上升状态，vth在存储单元中可以有差别。“第一读取”可以被定义为其中字线不耦合上升，而“第二读取”情况可以被定义为其中字线耦合上升。

当在存储器件中的通电事件之后不久发生读取时，单元可处于第一读取情况。在通电事件之后，例如，当存储器件通电以供使用时，可发生检查坏块的操作。该操作涉及向字线施加0v或其他低电压。因此，字线电压的任何耦合上升都被放电。

当该块处于非活动状态、而在另一个块中执行操作时，并且当字线电压被设置为低电平时，也可以在该块中使字线放电。由于字线随时间推移而放电，在上次感测操作之后经过大量时间(例如，一小时)之后，单元也可处于第一读取情况。由于字线在第一读取情况下没有显著耦合上升，因此由于字线电压而很少或不对单元进行编程或擦除，因此单元的vth很少或没有偏移。

例如当在上次感测操作之后不久(例如，几秒或几分钟)发生读取时，单元可处于第二读取情况。由于字线在第二读取情况下相对较强地耦合上升，因此由于字线电压而存在对单元的编程或擦除，因此vth可存在显著的偏移。特别地，具有耦合上升电压的字线可导致具有相对低vth(低于耦合上升电压，例如处于较低已编程数据状态)的单元的弱编程，从而导致这些单元的vth向上偏移。而且，存在具有相对高vth(高于耦合上升电压，例如处于较高已编程数据状态)的单元的弱擦除，因此导致这些单元的vth向下偏移。对于较高已编程数据状态，沟道与字线的耦合上升电位通常不足以在单元的电荷捕获层中俘获更多电子。这是由于电子的屏蔽效应已经存在于单元的电荷捕获层中并提供高vth。相反，电荷捕获层中的电子更多地被吸引向控制栅极，从而导致vth向下偏移(例如，当电子移动远离沟道时，vth减小)。

随着字线被放电，单元随时间(例如一小时)推移而逐渐从第二读取情况转变到第一读取情况。

字线电压的耦合上升是由感测操作的电压诸如与编程操作有关发生的验证操作或在编程操作完成之后发生的读取操作引起的。对单元的感测涉及向选定字线施加感测电压(例如，读取或验证电压)。同时，导通电压施加到未选定字线然后降低。由于电容耦合，该降压暂时降低了沟道电压。当沟道电压增加返回其标称电平时，同样由于电容耦合，这导致字线电压的增加或耦合上升。随着被俘获在单元的电荷俘获材料中的电子被释放并且例如在一段时间(例如一个或多个小时)内返回到沟道，vth逐渐降低。参见图10a至图10d和图14a至图15c。

由于编程操作包括感测，因此对于块中的一个字线的编程操作导致块的其他字线进入第二读取情况(如果它们尚未处于第二读取情况)。

第二读取情况比第一读取情况更常见，因为读取操作经常在使用器件时发生。因此，标称读取电压通常针对第二读取情况进行优化。结果，当在第一读取情况下读取单元时，针对较低已编程状态，vth将向下偏移，而对于较高已编程状态，vth将向上偏移。这可导致读取错误。此外，已经观察到偏移量是温度的函数，由此使得当温度较低时偏移较大。当温度较低时，这可导致甚至更多的读取错误。

本文提供的技术解决了上述及其他问题。在一个方面，基于针对一组单元是否存在第一读取情况来设置和优化读取电压。如果存在第一读取情况，则基于温度设置读取电压并且读取电压相对于标称读取电压被偏移。根据正温度系数(tco)(较低温度->较低读取电压)设置较低已编程数据状态的读取电压，并且根据负tco(较低温度->较高读取电压)设置较高已编程数据状态的读取电压。参见图17m。

在另一方面，如果使用初始读取电压读取的错误次数太高，则错误恢复过程使数据状态的读取电压从初始读取电压偏移。读取电压的偏移是温度的函数，由此使得在相对较低的温度下偏移相对较大。

在另一方面，在读取操作之前将虚设电压施加到字线，以向读取操作提供处于耦合上升状态的字线。虚设电压模仿编程或读取操作的感测电压，因此对字线具有相同的耦合上升效应。然而，在虚设电压期间不需要执行感测操作，因此使时间和功耗损失最小化。字线电压在虚设电压降压后的指定时间内浮动。此外，为了允许字线的耦合上升有足够的时间，在虚设电压和读取操作的读取电压之间施加等待期。在相对较低的温度下，等待时间可以相对较大。

在另一方面，当在一组块中的另一块中进行操作时，在相对较低的温度下将未选定块的字线电压设置得相对较高，其中该组块具有用于电压驱动器的导通晶体管的共用控制栅极电压。这可防止或减少未选定块的耦合上升字线中的vth向下偏移。还可基于块是处于第一读取情况还是第二读取情况来设置未选定块的字线电压。

在另一方面，在第一读取情况下，基于单元读取操作期间的温度来调节未选定字线的导通电压。这可以另选地或除此之外通过调节读取电压来完成。对导通电压的调节方向与读取电压的调节方向相反。

下文描述了各种其他特征和益处。

图1a是示例性存储器件的框图。存储器件100可包括一个或多个存储管芯108。存储管芯108包括存储单元的存储结构126，诸如存储单元的阵列、控制电路110和读/写电路128。存储结构126可经由行解码器124通过字线寻址，并且经由列解码器132通过位线寻址。读/写电路128包括多个感测块sb1、sb2…sbp(感测电路)并且允许对一页存储单元进行并行读取或编程。通常，控制器122包括在与一个或多个存储管芯108相同的存储器件100(例如，可移动存储卡)中。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储管芯108之间传输。

该存储结构可为2d或3d。存储结构可包括一个或多个存储单元阵列，包括3d阵列。存储结构可包括单体3d存储结构，其中多个存储级形成在单个衬底(诸如晶片)上方(而不是在其中)，没有中间衬底。存储结构可包括任何类型的非易失性存储器，该非易失性存储器在存储单元阵列的一个或多个物理级中单体地形成，存储单元阵列具有设置在硅衬底上方的有源区域。存储结构可位于非易失性存储器件中，该非易失性存储器件具有与存储单元的操作相关联的电路，无论该相关联的电路是在衬底上方还是在衬底内。

控制电路110与读/写电路128协作以在存储结构126上执行存储操作，并且包括状态机112、片载地址解码器114和功率控制模块116。状态机112提供存储操作的芯片级控制。状态机可包括定时器112a以在虚设电压之后强制执行等待期，或者确定自上次感测操作以来消逝的时间，如下文进一步讨论的那样。可提供存储区域113，例如用于将电压施加到字线和选择栅极，如下文进一步描述的那样，诸如在读取错误恢复操作中。

片载地址解码器114提供主机或存储器控制器使用的地址接口与解码器124和132使用的硬件地址之间的地址接口。功率控制模块116控制在存储操作期间提供给字线、选择栅极线和位线的功率和电压。该功率控制模块可包括用于字线、sgs和sgd晶体管和源极线的驱动器。参见图18a和图18b。在一种方法中，感测块可包括位线驱动器。sgs晶体管是在nand串的源极端处的选择栅极晶体管，并且sgd晶体管是在nand串的漏极端处的选择栅极晶体管。

在一些具体实施中，可组合该部件中的一些。在各种设计中，除存储结构126之外的该部件中的一者或多者(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术，包括图14a至图14e的流程图的步骤。例如，控制电路可包括控制电路110、状态机112、解码器114和132、功率控制模块116、感测块sbb、sb2…sbp、读/写电路128、控制器122等中的任何一者或者其组合。

片外控制器122可包括处理器122c、存储器件(存储器)诸如rom122a和ram122b以及纠错码(ecc)引擎245。ecc引擎可以校正当vth分布的上尾变得太高时引起的多个读取错误。ecc引擎可用于对读取操作中的错误次数计数，并使用该计数确定是否执行字线的耦合上升，如下文进一步讨论的那样。

存储器件包括代码诸如一组指令，并且处理器能够操作以执行该组指令以提供本文所述的功能。另选地或除此之外，处理器可从存储结构的存储器件126a诸如一个或多个字线中的存储单元的保留区域对代码进行访问。

例如，控制器可使用代码来访问存储结构，诸如用于编程、读取和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中使控制器初始化并使控制器能够访问存储结构的软件。控制器可用于控制一个或多个存储结构。在上电时，处理器122c从rom122a或存储器件126a中取出引导代码以供执行，并且引导代码使系统部件初始化并将控制代码加载到ram122b中。一旦控制代码被加载到ram中，控制代码就由处理器执行。控制代码包括执行下述基本任务的驱动器，诸如控制和分配存储器、对指令的处理排优以及控制输入端口和输出端口。

一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。

控制器122还可包括温度感测电路115，该温度感测电路由处理器122c用来设置基于温度的参数，诸如读取电压和其他字线以及选择栅极线电压。例如，控制器可向功率控制模块116提供数字信号，以响应于由温度补偿电路的输出指示的温度来设置控制栅极电压。还可参见图1b。

在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储器件(ram、rom、闪存存储器、硬盘驱动器、固态存储器)，一个或多个处理器可读存储器件存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出器件。

除nand闪存存储器之外，还可以使用其他类型的非易失性存储器。

半导体存储器件包括：易失性存储器件，诸如动态随机存取存储器(“dram”)或静态随机存取存储器(“sram”)器件；非易失性存储器件，诸如电阻式随机存取存储器(“reram”)、电可擦除可编程只读存储器(“eeprom”)、闪存存储器(也可以被认为是eeprom的子集)、铁电随机存取存储器(“fram”)和磁阻随机存取存储器(“mram”)；以及能够存储信息的其他半导体元件。每种类型的存储器件可具有不同的配置。例如，闪存存储器件可被配置为处于nand或nor配置。

存储器件可由无源和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储元件包括reram器件元件，在一些实施方案中，reram器件元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。另外，以非限制性示例的方式，有源半导体存储元件包括eeprom和闪存存储元件，在一些实施方案中，其包括包含电荷存储区域的元件，诸如浮栅、导电性纳米粒子或电荷存储电介质材料。

可以配置多个存储元件，使得它们串联连接或使得每个元件能够被单独访问。以非限制性示例的方式，处于nand配置(nand存储器)中的闪存存储器件通常包含串联连接的存储元件。nand串是包括存储单元和sg晶体管的一组串联连接的晶体管的示例。

nand存储器阵列可被配置为使得阵列由多个存储器串组成，其中该串由共享单个位线并作为组被访问的多个存储元件组成。另选地，可配置存储元件，使得每个元件可被单独访问，例如nor存储器阵列。nand和nor存储器配置为示例，并且可以以其他方式配置存储元件。

位于衬底内和/或衬底上方的半导体存储元件可被布置成二维或三维，诸如2d存储结构或3d存储结构。

在2d存储结构中，半导体存储元件被布置在单个平面或单个存储器件级中。通常，在2d存储结构中，存储元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储元件的衬底的主表面延伸。该衬底可以是在其上方或其中形成存储元件层的晶片，或者可以是在形成存储元件之后附接至存储元件的承载衬底。作为非限制性示例，衬底可包括半导体，诸如硅。

存储元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器件级中。然而，存储元件可以非常规或非正交构型排列。存储元件可各自具有两个或更多个电极或接触线，诸如位线和字线。

布置3d存储器阵列，使得存储元件占据多个平面或多个存储器件级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于衬底的主表面，并且x和y方向基本上平行于衬底的主表面)。

作为非限制性示例，3d存储结构可以垂直地布置为多个2d存储器件级的堆叠。作为另一个非限制性示例，3d存储器阵列可被布置为多个垂直的列(例如，基本上垂直于衬底的主表面即在y方向上延伸的列)，每列具有多个存储元件。这些列可以例如在x-y平面中以2d构型布置，从而导致存储元件的3d布置，其中元件在多个垂直堆叠的存储器平面上。三维存储元件的其他构型也可以构成3d存储器阵列。

以非限制性示例的方式，在3dnand存储器阵列中，存储元件可耦合在一起以在单个水平(例如，x-y)存储器件级内形成nand串。另选地，存储元件可耦合在一起以形成跨多个水平存储器件级的垂直nand串。可以设想其他3d构型，其中一些nand串包含单个存储级中的存储元件，而其他串则包含跨越多个存储级的存储元件。3d存储器阵列还可以被设计为处于nor配置和reram配置。

通常，在单体3d存储器阵列中，在单个衬底上方形成一个或多个存储器件级。可选地，单体3d存储器阵列还可以具有至少部分地在单个衬底内的一个或多个存储器层。作为非限制性示例，衬底可包括半导体，诸如硅。在单体3d阵列中，构成阵列的每个存储器件级的层通常形成在阵列的下面的存储器件级的层上。然而，单体3d存储器阵列的相邻存储器件级的层可以在存储器件级之间共享或者在存储器件级之间具有中间层。

2d阵列可以单独形成，然后封装在一起以形成具有多层存储器的非单体存储器件。例如，可通过在单独的衬底上形成存储级然后将存储级彼此上下堆叠来构造非单体堆叠存储器。在堆叠之前可以将衬底减薄或从存储器件级移除，但由于存储器件级最初形成在单独的衬底上方，因此所得的存储器阵列不是单体3d存储器阵列。另外，多个2d存储器阵列或3d存储器阵列(单体或非单体)可以形成在单独的芯片上，然后封装在一起以形成堆叠芯片存储器件。

通常需要相关联的电路来操作存储元件并与存储元件通信。作为非限制性示例，存储器件可具有用于控制和驱动存储元件以实现诸如编程和读取功能的电路。该相关联的电路可与存储元件在同一衬底上和/或在单独的衬底上。例如，用于存储器读写操作的控制器可位于单独的控制器芯片上和/或与存储元件位于相同的衬底上。

本领域的技术人员将认识到，该技术不限于所描述的2d和3d示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的精神和范围内的所有相关存储结构。

图1b示出图1a的温度感测电路115的示例。该电路包括pmosfet131a、131b和134、双极型晶体管133a和133b以及电阻器r1、r2和r3。i1、i2和i3表示电流。voutput为提供给模数(adc)转换器129的基于温度的输出电压。vbg为与温度无关的电压。电压电平生成电路135使用vbg来设置多个电压电平。例如，可通过电阻分压电路将基准电压分成若干个电平。

adc将voutput与电压电平进行比较，并且选择电压电平中最接近的匹配，并将对应的数字值(vtemp)输出至处理器。这是指示存储器件的温度的数据。在一种方法中，rom熔丝123存储数据，该数据将匹配电压电平与温度相关联。然后，处理器使用温度来设置存储器件中的基于温度的参数。

通过在晶体管131b两端加上基极-发射极电压(vbe)和电阻器r2两端的电压降来获得vbg。双极型晶体管133a具有比晶体管133b更大的面积(因子n)。pmos晶体管131a和131b的尺寸相等，并且以电流镜像配置排列，使得电流i1和i2基本相等。得出vbg＝vbe+r2×i2且i1＝ve/r1，因此i2＝ve/r1。因此，vbg＝vbe+r2×ktln(n)/r1xq，其中t为温度，k为玻尔兹曼常数，q为电荷的单位。晶体管134的源极连接至供电电压vdd，并且晶体管的漏极和电阻器r3之间的节点是输出电压voutput。晶体管134的栅极与晶体管131a和131b的栅极连接至相同的端子，并且通过晶体管134的电流对通过晶体管131a和131b的电流进行镜像。

图2示出示例性存储单元200。存储单元包括接收字线电压vwll0的控制栅极cg、处于电压vd的漏极、处于电压vs的源极和处于电压vch的沟道。

图3是存储器件600的透视图，该存储器件包括图1a的存储结构126的示例性3d构型中的一组块。在衬底上的是存储单元(存储元件)的示例性块blk0、blk1、blk2和blk3，以及具有由块使用的电路的外围区域604。例如，电路可包括可连接至块的控制栅极层的电压驱动器605。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。衬底601还可以承载块下方的电路，连同一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。块形成在存储器件的中间区域602中。在存储器件的上部区域603中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储单元的堆叠区域，其中堆叠的交替级表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然示出四个块作为示例，但是可以使用在x和/或y方向上延伸的两个或更多个块。

在一种可能的方法中，在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或sgd线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器件的高度。

图4示出图3的块之一的一部分的示例性剖视图。该块包括交替的导电层和电介质层的堆叠610。在该示例中，除了数据字线层(或字线)wll0-wll10之外，导电层还包括两个sgd层、两个sgs层和四个虚设字线层(或字线)wld1、wld2、wld3和wld4。电介质层被标记为dl0-dl19。另外，示出包括nand串ns1和ns2的堆叠区域。每个nand串包含存储孔618或619，该孔填充有形成与字线相邻的存储单元的材料。在图6中更详细地示出了堆叠的区域622。

该堆叠包括衬底611、该衬底上的绝缘膜612以及源极线sl的一部分。ns1在堆叠的底部614处具有源极端613并且在堆叠的顶部616处具有漏极端615。金属填充的狭缝617和620可以跨堆叠周期性地提供，作为延伸穿过堆叠的互连，诸如以将源极线连接至堆叠上方的线。狭缝可以在形成字线期间使用，随后用金属填充。还示出位线bl0的一部分。导电通孔621将漏极端615连接至位线bl0。

在一种方法中，存储单元块包括交替的控制栅极和电介质层的堆叠，并且存储单元布置在堆叠中的垂直延伸的存储孔中。

图5示出图4的堆叠中的存储孔直径的曲线图。垂直轴与图4的堆叠对准，并且示出由存储孔618和619中的材料形成的柱的宽度(wmh)，例如直径。在这样的存储器件中，蚀刻穿过堆叠的存储孔具有非常高的纵横比。例如，约25至30的深度与直径之比是常见的。存储孔可具有圆形剖面。由于蚀刻工艺，存储孔和所产生的柱宽度沿孔的长度可以有差别。通常，直径从存储孔的顶部到底部逐渐变小(图5中的实线)。也就是说，存储孔是锥形的，从而在堆叠的底部处变窄。在一些情况下，在选择栅极附近的孔的顶部处发生略微变窄，使得直径变得略宽，然后从存储孔的顶部到底部逐渐变小(图5中的长虚线)。例如，在该示例中，存储孔宽度在堆叠中的wl9的级处最大。存储孔宽度在wl10的级处略小，并且在wl8至wl0的级处逐渐变小。

由于存储孔和柱的直径的不均匀性，存储单元的编程和擦除速度基于它们沿存储孔的位置可以有差别。对于存储孔的相对较小直径部分，跨隧道氧化物的电场相对较强，使得编程和擦除速度更高。

在由短虚线表示的另一种可能的具体实施中，堆叠被制造为两个层级。底层级最先形成有相应的存储孔。然后，顶层级形成有相应的存储孔，该存储孔与底层级中的存储孔对准。每个存储孔呈锥形，由此使得形成双锥形存储孔，其中宽度先增加，接着减小，然后再次增加，从堆叠的底部移动至顶部。

图6示出图4的堆叠的区域622的近距离视图。存储单元在字线层和存储孔的交叉处形成在堆叠的不同级处。在该示例中，sgd晶体管680和681在虚设存储单元682和683以及数据存储单元mc上方提供。可以沿着存储孔630的侧壁(sw)并且/或者在每个字线层内(例如，使用原子层沉积法)沉积多个层。例如，每列(例如，由存储孔内的材料形成的柱)可包括电荷捕获层663或膜，诸如sin或其他氮化物、隧道层664、沟道665(例如，包括多晶硅)和电介质核心666。字线层可包括阻挡氧化物/块高k材料660、金属阻挡层661和导电金属662(诸如钨)作为控制栅极。例如，提供控制栅极690、691、692、693和694。在该示例中，除了金属之外的所有层都在存储孔中提供。在其他方法中，该层中的一些可以在控制栅极层中。在不同的存储孔中类似地形成附加的柱。柱可以形成nand串的柱状有源区域(aa)。

当对存储单元进行编程时，电子存储在与存储单元相关联的电荷捕获层的一部分中。这些电子从沟道被吸引到电荷捕获层中，并且穿过隧道层。存储单元的vth与存储电荷量成比例地(例如，随着其增加)增加。在擦除操作期间，电子返回到沟道。

每个存储孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷捕获层、隧道层和沟道层。每个存储孔的核心区域填充有主体材料，并且多个环形层位于存储孔中的每一者中的核心区域和字线之间。

nand串可被认为具有浮体沟道，因为沟道的长度没有形成在衬底上。另外，nand串由彼此上下堆叠的多个字线层提供，并且通过电介质层彼此分开。

图7a示出处于3d构型的子块中的nand串的示例性视图，该视图与图4一致。每个子块包括多个nand串，其中示出一个示例性nand串。例如，sb0、sb1、sb2和sb3分别包括示例性nand串700n、710n、720n和730n。nand串具有与图4中的一致的数据字线、虚设字线和选择栅极线。在块blk中，每个子块包括一组nand串，该组nand串在x方向上延伸并且具有共用sgd线。nand串700n、710n、720n和730n分别位于子块sb0、sb1、sb2和sb3中。块的编程可以按一次一个子块地发生。在每个子块内，可以遵循字线编程顺序，例如从wl0源极侧字线开始，并且以一次一个字线前进至wll10，即漏极侧字线。

nand串700n、710n、720n和730n分别具有沟道区域700a、710a、720a和730a。

另外，nand串700n包括sgs晶体管700和701、虚设存储单元702和703、数据存储单元704、705、706、707、708、709、710、711、712、713和714、虚设存储单元715和716以及sgd晶体管717和718。

nand串710n包括sgs晶体管720和721、虚设存储单元722和723、数据存储单元724、725、726、727、728、729、730、731、732、733和734、虚设存储单元735和736以及sgd晶体管737和738。

nand串720n包括sgs晶体管740和741、虚设存储单元742和743、数据存储单元744、745、746、747、748、749、750、751、752、753和754、虚设存储单元755和756以及sgd晶体管757和758。

nand串730n包括sgs晶体管760和761、虚设存储单元762和763、数据存储单元764、765、766、767、768、769、770、771、772、773和774、虚设存储单元775和776以及sgd晶体管777和778。

图7b示出图7a的子块sb0至sb3的附加细节。示出示例性存储单元，该存储单元在x方向上沿着每个子块中的字线延伸。为简单起见，每个存储单元被示出为立方体。sb0包括nand串700n、701n、702n和703n。sb1包括nand串710n、711n、712n和713n。sb2包括nand串720n、721n、722n和723n。sb3包括nand串730n、731n、732n和733n。位线连接至nand串的组。例如，位线bl0连接至nand串700n、710n、720n和730n，位线bl1连接至nand串701n、711n、721n和731n，位线bl2连接至nand串702n、712n、722n和732n，并且位线bl3连接至nand串703n、713n、723n和733n。感测电路可以连接至每个位线。例如，感测电路780、781、782和783连接至位线bl0、bl1、bl2和bl3。

图8a示出存储单元的示例性vth分布，其中使用了两种数据状态。在编程操作期间，可以通过使用一个或多个编程阶段来实现最终的vth分布。例如，每个阶段可使用增量阶跃脉冲编程。在编程阶段期间，对选定字线执行编程-验证迭代。编程-验证迭代包括编程部分，其中将编程电压施加到字线，接着是执行一个或多个验证测试的验证部分。每个已编程状态具有验证电压，该验证电压用于状态的验证测试。

vth分布800和801分别表示已擦除状态(eslc)和已编程数据状态(pslc)。另外，假设在该示例中，由于编程已经完成，因此单元已经保持在第二读取情况下，使得vth分布未被偏移。

例如，已擦除状态可以表示一位，而已编程状态表示零位。用于已编程状态的验证电压为vvslc，并且用于区分两种状态的读取电压为vrslc。通常，用于区分相邻状态(例如，较低状态和较高状态)的读取电压应当位于较低状态的vth分布的上尾与较高状态的vth分布的下尾之间的中途。

图8b示出存储单元的示例性vth分布，其中使用了四种数据状态。数据状态由分别针对er、a、b和c状态的vth分布810、811、812和813表示，并且针对每种状态的位的示例性编码分别为11、10、00和01，格式为上部页(up)位/下部页(lp)位。验证电压为vva、vvb和vvc，并且读取电压为vra、vrb和vrc。lp读取可以使用vra和vrc，并且up读取可以使用vrb。

图8c示出存储单元的示例性vth分布，其中使用了八种数据状态，并且针对未选定块中的存储单元观察到vth的下移。对于er、a、b、c、d、e、f和g状态，分别有vth分布820、821、822、823、824、825、826和827。对于a、b、c、d、e、f和g状态，分别有验证电压vva、vvb、vvc、vvd、vve、vvf和vvg，并且分别有读取电压vra、vrb、vrc、vrd、vre、vrf和vrg，并且分别有位的示例性编码111、110、100、000、010、011、001和101。位格式为：up/mp/lp。

另外，对于er、a、b、c、d、e、f和g状态，vth分布820a、821a、822a、823a、824a、825a、826a和827a分别为例如当导通电压驱动器将低电压施加到块的字线时，由字线电压的放电引起的下移分布。这可以在未选定该块时发生，如例如结合图17e所讨论的。对于较高状态，vth下移可能更高。

图8d示出用于不同的数据状态和用于数据的下部页、中间页和上部页的位序列以及相关联的读取电压。在这种情况下，存储单元各自在八种数据状态中的一种状态下存储三个数据位。示出针对每种状态的示例性位分配。下部位、中间位或上部位可以分别表示下部页、中间页或上部页的数据。除已擦除状态er之外，还使用七种已编程数据状态a、b、c、d、e、f和g。利用这些位序列，可以通过使用vra和vre的读取电压(例如，控制栅极或字线电压)读取存储单元来确定下部页的数据。如果vth<＝vra或vth>vre，则下部页(lp)位＝1。如果vra<vth<＝vre，则lp＝0。通常，在施加读取电压时，可以通过感测电路来感测存储单元。如果存储单元处于导电状态，则其阈值电压(vth)小于读取电压。如果存储单元处于非导电状态，则其vth大于读取电压。

用于读取数据页的读取电压通过在针对每种状态的编码位(代码字)中，从0到1或从1到0的过渡来确定。例如，lp位在er和a之间从1过渡到0，并且在d和e之间从0过渡到1。因此，lp的读取电压为vra和vre。

可以通过使用读取电压vrb、vrd和vrf读取存储单元来确定中间页的数据。如果vth<＝vrb或vrd<vth<＝vrf，则中间页(mp)位＝1。如果vrb<vth<＝vrd或vth>vrf，则mp＝0。例如，mp位在a和b之间从1过渡到0，在c和d之间从0过渡到1，并且在e和f之间从1过渡到。因此，mp的读取电压为vrb、vrd和vrf。

可以通过使用vrc和vrg的读取电压读取存储单元来确定上部页的数据。如果vth<＝vrc或vth>vrg，则上部页(up)位＝1。如果vrc<vth<＝vrg，则up＝0。例如，up位在b和c之间从1过渡到0，并且在f和g之间从0过渡到1。因此，up的读取电压为vrc和vrg。还可参见图17c2，其描述了不同的数据页的读取错误。

图8e示出存储单元的示例性vth分布，其中使用了八种数据状态，并且当存在第一读取情况时与存在第二读取情况时相比，以及当温度相对较低时，对于具有较低数据状态的存储单元vth较低，并且对于具有较高数据状态的存储单元vth较高。如一开始所提及的，第一读取情况导致较低已编程数据状态的vth下移和较高已编程数据状态的vth上移。

对于er、a、b、c、d、e、f和g状态，在第二读取情况下，分别有vth分布820、821、822、823、824、825、826和827，如在图8c中那样。针对第一读取情况，er、a、b、c和d状态的vth分布820b、821b、822b、823b和824b分别表示对于逐渐更低的已编程数据状态的逐渐更大的vth下移。e、f和g状态的vth分布825b、826b和827b分别表示对于逐渐更高的已编程数据状态的逐渐更大的vth上移。对于低温下的第一读取情况，调整读取电压使得其为最佳。具体地，vra、vrb、vrc和vrd分别下移到vra_lt、vrb_lt、vrc_lt和vrd_lt，并且vre、vrf和vrg分别上移到vre_lt、vrf_lt和vrg_lt。可选地，针对第一读取情况，并不调整一种或多种中间范围数据状态的读取电压。例如，vrd可以用在第一读取情况和第二读取情况两者中。

对于低温(lt)情况，与图8f的高温(ht)情况相比，读取电压的偏移相对较大。因此，通过考虑温度，可以在第一读取情况下最佳地设置读取电压。低温可以为室温，诸如25℃或更低，而高温可以为例如85℃。低温可以包括诸如0-40℃的温度范围，而高温可以包括诸如40-85℃的温度范围。其他方法也是可能的。低温可以为低于阈值温度的温度，且高温可以为高于阈值温度的温度。还可以定义一个或多个中温范围。对于在高温和低温之间的中温，可以相应地将读取电压修改为中等电平(例如，在图8e和8f的读取电压之间)。

图8f示出存储单元的示例性vth分布，其中使用了八种数据状态，并且当存在第一读取情况时与存在第二读取情况时相比，以及当温度相对较低时，对于具有较低数据状态的存储单元vth较低，并且对于具有较高数据状态的存储单元vth较高。对于er、a、b、c、d、e、f和g状态，在第二读取情况下，分别有vth分布820、821、822、823、824、825、826和827，如在图8c中那样。针对第一读取情况，er、a、b、c和d状态的vth分布820c、821c、822c、823c和824c分别表示对于逐渐更低的已编程数据状态的逐渐更大的vth下移。e、f和g状态的vth分布825c、826c和827c分别表示对于逐渐更高的已编程数据状态的逐渐更大的vth上移。对于高温下的第一读取情况，调整读取电压使得其为最佳。具体地，vra、vrb、vrc和vrd分别下移到vra_ht、vrb_ht、vrc_ht和vrd_ht，并且vre、vrf和vrg分别上移到vre_ht、vrf_ht和vrg_ht。可选地，针对第一读取情况，并不调整一种或多种中间范围数据状态的读取电压。例如，vrd可以用在第一读取情况和第二读取情况两者中。

由于对于低温情况，与高温情况相比，读取电压的偏移相对较大，因此vra_lt<vra_ht、vrb_lt<vrb_ht、vrc_lt<vrc_ht、vrd_lt<vrd_ht且vre_lt>vre_ht、vrf_lt>vrf_ht且vrg_lt>vrg_ht。

图8g示出读取电压(dvr)相对于vth的偏移的曲线图，与图8e和图8f一致。正方形表示低温情况，圆圈表示高温情况。对于低温情况，与高温情况相比，读取电压的偏移相对较大。另外，对于较低已编程数据状态，读取电压的下移相对较大，而对于较高已编程数据状态，读取电压的上移相对较大。在已编程数据状态中，读取电压的最大下移是针对最低已编程数据状态，例如a状态，并且读取电压中的最大上移是针对最高已编程数据状态，例如g状态。

图8h示出针对高温和低温以及在第一读取情况期间的读取电压(dvr)相对于vth的偏移的一般曲线图。如所提及的，在第一读取情况下，对于由vth范围850表示的较低状态可以看到vth下移，在由vth范围851表示的中间范围状态中可能基本上看不到vth的变化，并且对于由vth范围852表示的上部状态可以看到vth上移。在第二读取情况下，这些偏移与vth电平有关。另外，曲线854表示针对较低温度的读取电压偏移，而曲线图853表示针对较高温度的读取电压偏移。

图8i示出存储器件的读取电压的曲线图，其中使用了八种数据状态，其中读取电压针对高温和低温、第一读取情况和第二读取情况以及初始读取操作和错误恢复读取操作来提供。读取电压沿着垂直轴增加。垂直线的左侧的散列标记用于低温，而垂直线的右侧的散列标记用于高温。另外，如图所示，散列标记的组与数据状态a-g相关联。

针对第二读取情况，读取电压为分别针对a、b、c、d、e、f和g状态的vra、vrb、vrc、vrd、vre、vrf和vrg。例如，这可以与温度无关。

针对第一读取情况，在低温下，初始读取电压为分别针对a、b、c、d、e、f和g状态的vra_lt、vrb_lt、vrc_lt、vrd_lt、vre_lt、vrf_lt和vrg_lt，如在图8e中那样。如果诸如在与图17a一致的错误恢复操作中执行第一附加读取，则可以使用分别针对a、b、c、d、e、f和g状态的vra_lt1、vrb_lt1、vrc_lt1、vrd_lt1、vre_lt1、vrf_lt1和vrg_lt1的第一调整读取电压。如果在错误恢复操作中执行第二附加读取，则可以使用分别针对a、b、c、d、e、f和g状态的vra_lt2、vrb_lt2、vrc_lt2、vrd_lt2、vre_lt2、vrf_lt2和vrg_lt2的第二调整读取电压。在一种方法中，对于给定状态，对于错误恢复过程的每个附加读取操作，使用相等的vth偏移。也就是说，例如，对于a状态，vra_lt-vra_lt1＝vra_lt1-vra_lt2。这些偏移可能与vra-vra_lt不同。例如，对于g状态，vrg_lt1-vrg_lt＝vrg_lt2-vrg_lt1。这些偏移可能与vrg_lt-vrg不同。

针对第一读取情况，在高温下，初始读取电压为分别针对a、b、c、d、e、f和g状态的vra_ht、vrb_ht、vrc_ht、vrd_ht、vre_ht、vrf_ht和vrg_ht，如在图8e中那样。如果诸如在与图17a一致的错误恢复操作中执行第一附加读取，则可以使用分别针对a、b、c、d、e、f和g状态的vra_ht1、vrb_ht1、vrc_ht1、vrd_ht1、vre_ht1、vrf_ht1和vrg_ht1的第一调整读取电压。如果在错误恢复操作中执行第二附加读取，则可以使用分别针对a、b、c、d、e、f和g状态的vra_ht2、vrb_ht2、vrc_ht2、vrd_ht2、vre_ht2、vrf_ht2和vrg_ht2的第二调整读取电压。在一种方法中，对于给定状态，对于每个附加读取操作，使用相等的vth偏移。也就是说，例如，对于a状态，vra_ht-vra_ht1＝vra_ht1-vra_ht2。这些偏移可能与vra-vra_ht不同。例如，对于g状态，vrg_ht1-vrg_ht＝vrg_ht2-vrg_ht1。这些偏移可能与vrg_ht-vrg不同。还可参见图17k。

图8j示出存储单元的示例性vth分布，其中使用了十六种数据状态。使用每单元四位(16级)进行的编程可以涉及下部页、中下部页、中上部页和上部页。数据状态由分别针对s0、s1、s2、s3、s4、s5、s6、s7、s8、s9、s10、s11、s12、s13、s14和s15状态的vth分布830、831、832、833、834、835、836、837、838、839、840、841、842、843、844和845表示，并且针对每种状态的位的示例性编码分别为1111、1110、1100、1101、1001、1000、1010、1011、0011、0010、0000、0100、0110、0111、0101和0001，格式为上部页(up)位/中上部(ump)页位、中下部(lmp)页位、下部页(lp)位，如所示出的那样。验证电压为vvs1、vvs2、vvs3、vvs4、vvs5、vvs6、vvs7、vvs8、vvs9、vvs10、vvs11、vvs12、vvs13、vvs4和vvs15。读取电压为vrs1、vrs2、vrs3、vrs4、vrs5、vrs6、vrs7、vrs8、vrs9、vrs10、vrs11、vrs12、vrs13、vrs4和vrs15。如针对八状态情况所讨论的，可以针对第一读取情况调整读取电压。

lp读取可以使用vrs1、vrs3、vrs5、vrs7、vrs9和vrs13。lmp读取可以使用vrs2、vrs6、vrs10、vrs12和vrs14。ump读取可以使用vrs4、vrs11和vrs15。up读取可以使用vrs8。

图9示出示例性编程操作的波形。水平轴示出编程环(pl)编号，且垂直轴示出控制栅极或字线电压。通常，编程操作可涉及将脉冲串施加到选定字线，其中脉冲串包括多个编程环或编程-验证迭代。编程-验证迭代的编程部分包括编程电压，并且编程-验证迭代的验证部分包括一个或多个验证电压，诸如结合图8a至图8d所讨论。

在一种方法中，每个编程电压包括两个步长。另外，在该示例中使用步增脉冲编程(ispp)，其中编程电压使用固定或变化的步长大小在每个连续编程环中逐步升高。该示例在其中编程已完成的单个编程阶段中使用ispp。也可以在多阶段操作的每个编程阶段中使用ispp。

波形900包括一系列编程电压901、902、903、904、905…906，该一系列编程电压被施加到被选择用于编程的字线和相关联的一组非易失性存储单元。作为示例，可以基于正被验证的目标数据状态，在每个编程电压之后提供一个或多个验证电压。可以向编程电压和验证电压之间的选定字线施加0v。例如，可以在编程电压901和902中的每一者之后分别施加vva和vvb(波形910)的a状态验证电压和b状态验证电压。可以在编程电压903和904中的每一者之后施加vva、vvb和vvc(波形911)的a-、b-和c-状态验证电压。在若干附加的编程环(未示出)之后，可以在最终编程电压906之后施加vve、vvf和vvg(波形912)的e-、f-和g-状态验证电压。

图10a示出编程操作中的示例性波形的曲线图。显示的时间段表示一次编程-验证迭代。水平轴示出时间，且垂直轴示出字线电压vwl。向从t0至t4选定字线施加编程电压1000，并且该电压达到vpgm的量值。向从t5至t19未选定字线施加导通电压1005，并且所述导通电压达到vpass的量值，所述量值足够高以提供处于导电状态的单元，使得可以针对选定字线的单元发生感测(例如，验证)操作。导通电压包括增加部分1005a、固定振幅部分1005b(例如，在vpass处)和减小部分1005c。编程电压可暂时暂停在诸如vpass的中等电平，以避免可能具有不期望的耦合效应的单个大过渡。可选地，导通电压可以更早地增加，使得在t0之前达到vpass。

向选定字线施加验证电压1010。在该示例中，一个接一个地施加所有七个验证电压。在该示例中，使用八级存储器件。分别在t8、t9、t10、t11、t12、t13和t14时施加vva、vvb、vvc、vvd、vve、vvf和vvg的验证电压。波形从t15至t16从vvg减小到0v或其他稳态电平。

对于未选定字线，vpass的减小将导致单元从导电状态过渡到非导电状态。具体地，当vpass降到低于单元的vth时，单元的沟道将变为截止，例如，单元将变为非导电。t18时的点线表示vth＝vvg的单元何时变为非导电。当单元变为非导电时，它充当电容器，其中控制栅极为一个板，而沟道为另一个板。随着导通电压1005从vvg减小到0v，沟道以类似的量电容性地耦合下降，如图10b中的虚线1015a所表示的那样。

曲线1012被示出为相对快速地增加，但这未按比例绘制。在实施过程中，读取操作(例如，从t5至t19)可能耗时约100微秒，而字线的耦合上升可能以诸如10毫秒的毫秒范围明显更长。

图10b示出对应于图10a的沟道电压(vch)的曲线图。沟道从t18至t19电容性地耦合下降到vch_min的最小电平，然后开始从t19至t20回到例如0v的其原始的起始电平。允许字线的电压在t19时开始浮动，使得电压(曲线1012)通过vch的增加而电容性地耦合得更高(曲线1015b)。字线的电压浮动到vwl_coupled_up的峰值电平。例如，vvg可为5v，使得耦合到沟道的字线电压变化5v，例如5v到0v。在该示例中，vch_min可为约-5v。耦合到单元的字线例如控制栅极的vch增加5v。vwl_coupled_up可为约4v。

图10c示出读取操作中的示例性波形的曲线图。读取操作类似于验证操作，因为两者均是感测操作并且均提供字线的耦合上升。水平轴示出时间，且垂直轴示出字线电压vwl。向从t0至t14未选定字线施加导通电压1025，并且所述导通电压达到vpass的量值。导通电压包括增加部分1025a、在vpass处的部分1025b和减小部分1025c。向选定字线施加读取电压1030。在该示例中，一个接一个地施加所有七个读取电压。在该示例中，使用八级存储器件。分别在t3、t4、t5、t6、t7、t8和t9时施加vra、vrb、vrc、vrd、vre、vrf和vrg的读取电压。波形从t10至t11从vrg减小到0v。

对于未选定字线，vpass的减小将导致单元从导电状态过渡到非导电状态，如所讨论的那样。t13时的点线表示vth＝vvg的单元何时变为非导电。随着导通电压1025从vvg减小到0v，沟道以类似的量电容性地耦合下降，如图10d中的虚线1035a所表示的那样。

图10d示出对应于图10c的沟道电压(vch)的曲线图。沟道从t13至t14电容性地耦合下降到vch_min的最小电平，然后开始从t14至t15回到例如0v的其原始的起始电平。允许字线的电压在t14时开始浮动，使得电压(曲线1032)通过vch的增加而电容性地耦合得更高(曲线1035b)。字线的电压浮动到vwl_coupled_up的峰值电平，如所讨论的那样。

图11示出当在感测操作中控制栅极电压降低时用作电容器的存储单元上的控制栅极和沟道电压。如所提及的，顶板表示控制栅极或字线，且底板表示沟道。电容器1040表示图10a中的t17至t18或图10c中的t12至t13的时间段中的存储单元，其中vpass＝8v且vvg＝5v。字线电压从8v过渡到5v并且vch＝0v。电容器1042表示图10b中的t19时或图10b2中的t14时的存储单元。vwl＝0v并且vch＝-5v。电容器1044表示紧接在图10a中的t19之后或紧接在图10c中的t14之后的存储单元。vwl浮动并且vch＝-5v。电容器1046表示在图10a中的t20之后或在图10c中的t15之后的存储单元。vwl＝4v并且vch＝0v。这里，字线处于最大耦合上升状态。如果存储单元的vth小于4v，则存储单元将被弱编程，使得其vth增加。如果存储单元的vth大于4v，则存储单元将被弱擦除，使得其vth减小。电容器1048表示在已经经过显著量的时间例如一小时或更长时间后的存储单元。vwl＝0v并且vch＝0v。参见图15a中的t6。

当数据字线电压浮动时，为沟道充电所需的孔的数量相对较小。因此，例如，选定字线可以相对快速地耦合上升到约4v。选定字线上的电位暂时保持在约4v，从而吸引俘获在隧道氧化物-氮化物-氧化物(ono)层中的电子并引起vth上移。如果在下一次读取操作之前的等待足够长，则字线的耦合上升电位将放电，并且所俘获的电子将释放。如果不采取纠正措施，则第一读取情况将再次发生，从而导致读取错误的数量增加，诸如周期性地施加模拟感测操作的字线耦合上升效应的虚设电压，和/或调整读取电压。

图12示出图6的存储单元mc的一部分，示出了在弱编程期间电子注入电荷俘获区域中。存储单元包括控制栅极694、金属阻挡层661a、阻挡氧化物660a、电荷捕获层663、隧道层664、沟道665和电介质核心666。由于字线电压升高，因此形成电场(e)，其将电子(参见示例性电子1050)吸引到电荷捕获层中，从而使vth增加。这种弱编程可能是由poole-frenkel效应引起的，其中电绝缘体可以导电。这是一种穿过陷阱的电子隧穿。类似地，弱擦除涉及电场，其将电子从电荷捕获层排斥出去，从而使vth减小。

图13示出示出针对三种不同情况的示例性存储单元的vth的变化的曲线图。情况1表示在针对a状态进行编程之后不久发生的第二读取情况作为示例。在这种情况下，vth处于耦合上升电平。情况2表示在存储器件掉电然后上电之后不久发生或者在自上一次感测操作之后的相对长的时段之后发生的第一读取情况。在这种情况下，vth不处于耦合上升电平。回忆一下，当器件通电时，可以在检查坏块的诊断过程中将字线设置为0v。非耦合上升的vth可以比耦合上升的vth低约0.1v(3σ值)。情况3表示在将虚设电压或读取电压施加到块中的字线之后发生的读取操作。在这种情况下，vth处于耦合上升电平。这种情况示出了虚设电压(例如，虚拟读取操作)在避免第一读取情况中的有效性。

如所提及的，当在另一感测操作之后立即发生读取操作时，观察到vth上移。例如，在等待一个小时并执行另一读取操作之后，对于较低已编程数据状态，观察到vth下移。如果立即发生另一读取操作，则观察到vth上移。由于读取电平是在第二读取情况下(这是最常见的情况)基于vth分布来确定的，因此在第一读取情况下可以观察到数量增加的读取错误。

图14a示出字线的示例性虚设电压和字线的随后耦合上升电压的曲线图。如所提及的，可以使用虚设电压来避免第一读取情况，其中不存在字线电压的通常的耦合上升。虚设电压触发字线电压的耦合上升，使得在发出读取命令时存在第二读取情况。一种选择是响应于从控制器发出读取命令而施加虚设读取电压。

在一个具体实施中，虚设电压vdummy的量值应当至少与用于将存储单元编程到不同数据状态的不同验证电压的最高验证电压一样高。在虚设电压脉冲期间未感测到存储单元，使用不同的验证电压将存储单元编程到不同的数据状态，并且虚设电压的量值至少与不同验证电压的最高验证电压一样高。例如，对于具有四种、八种或十六种状态的存储器件，vdummy应当分别至少为vvc、vvg或vvs15。这确保将发生vch的最大耦合下降和vwl的最大耦合上升。

施加虚设电压的一种方法是同时将电压施加到块中的所有数据字线。另一种方法是同时将电压施加到块中少于全部的数据字线。当施加虚设电压时，在一种方法中，位线电压vbl＝0v，并且选择栅极控制线和虚设字线的电压足够高以分别提供例如处于导电状态的选择栅极晶体管和虚设存储单元，因此沟道不被截止。例如，通过以足够高的电平施加虚设电压然后使其减小回0v，在开始读取操作之前提供第二读取情况。

水平轴示出时间，且垂直轴示出字线电压vwl。从t0至t5向块中的字线施加虚设电压曲线1400(例如，电压脉冲或波形)，并且所述虚设电压曲线达到vdummy的量值。电压包括增加部分1400a、在vdummy处的部分1400b和减小部分1400c。由于字线的rc时间常数和字线驱动器的能力，当命令电压驱动器提供所请求的电压时，不立即实现所请求的电压。例如，可以在t0时请求vdummy，并且可以在t3时请求0v。可以命令电压驱动器在t5时不再提供电压(例如，用于将电压驱动器与字线断开)，以允许电压浮动。

例如，控制电路可以被配置为命令电压驱动器将字线的电压从初始电平(例如，0v)增加到升高的电平(例如，vdummy)，然后将字线的电压从升高的电平减小到最终电平(例如，0v)。控制电路(其用于浮动字线的电压)被配置为在请求电压驱动器将字线的电压从升高的电平减小到最终电平之后，将电压驱动器与字线断开指定时间(例如，在t5至t3的持续时间之后)。

在t4时，电压降到vvg以下，使得g状态下的存储单元成为非导电状态。如所讨论的，电压的其余过渡提供电容耦合。当电压降得更低时，处于较低状态的存储单元变为非导电。因此，可以通过连接到字线的不同单元根据它们各自的数据状态来对字线的耦合上升作出不同的贡献。将提供字线上的总耦合上升电压。

随着虚设电压从vvg减小到0v，沟道以类似的量电容性地耦合下降，如图14b中的虚线1410a所表示的那样。

图14b示出沟道电压的曲线图，该沟道电压从起始电平(例如，0v)耦合下降并随后返回到起始电平，与图14a一致。沟道电容性地耦合下降到vch_min的最小电平，然后开始从t5至t6回到其起始电平。字线的电压被允许在t5时开始浮动，使得电压(曲线1402)通过vch的增加而电容性地耦合得更高(曲线1410b)。字线的电压浮动到vwl_coupled_up的峰值电平。

图15a示出图14a的虚设电压曲线1400，接着是图10c的读取电压1030，随后是较长时间段内字线的耦合上升电压的衰减。曲线1400示出虚设电压(在时间段t0至t1中)。对于高温情况，曲线1510示出由于耦合(在时间段t1至t2中)接着是vwl的衰减(在时间段t2至t6-曲线1510a中)而引起的vw1增加到耦合上升电平(vwl_coupled_up)。对于低温情况，曲线1513示出由于耦合(在时间段t1至t3中)接着是vwl的衰减(在时间段t3至t6-曲线1513a中)而引起的vw1的增加。随着温度降低，字线耦合上升的时间增加。

通常，与衰变的时间段相比，vwl的增加相对快速地发生。对于低温情况，在字线已经耦合上升到vwl_coupled_up的峰值电平之后，从t4至t5施加读取电压波形1030。如果读取电压波形1030被过早施加，则字线不应当耦合上升到峰值电平，并且vth不应当处于第二读取情况中预期的电平。这可能导致读取错误。例如，参见图17c2。对于高温情况，读取电压波形1030可以被更早地施加，例如，在t2之后但比t3更早地开始。

图15b示出沟道电压的曲线图，该沟道电压从起始电平耦合下降并随后返回到起始电平，与图15a一致。对于高温情况，在时间段t1至t2中减小到vch_min，接着增加(曲线1504)。对于低温情况，在较长时间段t1至t3中减小到vch_min，接着增加(曲线1505)。vch从t3至t6为约0v(曲线1506)。

图15c示出连接至耦合上升字线的存储单元的vth的曲线图，与图15a和图15b一致。对于处于示例性数据状态(诸如a状态)的单元，vth从t0至t1处于初始电平vth_initial。vth由于与vch的增加同时发生的耦合而增加到vth_coupled_up的峰值电平。然后vth逐渐减小回到vth_initial。对于高温情况，vth从t1至t2增加，如曲线1507所示出的那样，并且vth从t1至t6逐渐减小。对于低温情况，vth从t1至t3增加，如曲线1508所示出的那样，并且vth从t3至t6逐渐减小(曲线1509)。

图16a示出用于决定何时对第一读取情况执行对策的示例性过程。步骤1600涉及检查是否满足条件以针对第一读取情况执行对策。当存在第一读取情况时，可以诸如通过调整读取电压来发生这种对策。或者，当不存在第一读取情况时，可以诸如通过设置未选定块的字线电压来发生这种对策，以防止电压的放电，这可能导致从第二读取情况过渡到第一读取情况。可以基于包括定时器的各种因素来满足该条件，例如，该定时器指示自块的上次感测操作以来消逝的时间、通电事件、错误计数和关于另一块中的操作的信息。决策步骤1601确定是否满足条件。

如果对于块，存在第一读取情况，则可以满足该条件。例如，如果自上次通电事件以来在块中没有发生感测操作，如果自块中的上次感测操作以来的时间段超过阈值，并且/或者如果字线的耦合上升电位通过由字线的电压驱动器提供的电压来放电，则块可以处于第一读取情况。例如，如果自上次通电事件以来在块中发生感测操作，如果自块中的上次感测操作以来的时间段不超过阈值，并且/或者如果字线的耦合上升电位不通过由字线的电压驱动器提供的电压来放电，则可能存在第二读取情况。

如果满足条件，则步骤1602包括执行作为温度的函数的对策。如果不满足条件，则步骤1600继续检查。该过程的各种具体实施是可能的。

在一种方法中，与过程一致的设备包括：包括存储单元的块，所述存储单元被布置成串并且连接到一组字线；以及控制电路，其中控制电路被配置为针对块中的第一读取情况执行对策，其中该对策是温度的函数。

在一种方法中，存储单元被编程到不同的已编程数据状态，包括最低已编程数据状态和最高已编程数据状态；并且为了执行该对策，控制电路被配置为根据正温度系数设置最低已编程数据状态的读取电压，并且根据负温度系数设置最高已编程数据状态的读取电压。

在另一种方法中，存储单元被编程到不同的已编程数据状态，并且为了执行对侧，控制电路被配置为根据不同的正温度系数设置较低已编程数据状态的读取电压，其中针对最低已编程数据状态使用最大量值的正温度系数，并且根据不同的负温度系数设置较高已编程数据状态的读取电压，其中针对最高已编程数据状态使用最大量值的负温度系数。还可参见图17k。

图16b示出针对第一读取情况(曲线1605)和第二读取情况(曲线1606)的多个读取错误与温度的关系曲线图。这示出针对第一读取情况，读取错误次数如何随着温度的降低而增加。然而，针对第二读取情况，读取错误次数基本上与温度无关。这些曲线图假定针对第一读取情况和第二读取情况使用相同的读取电压。通过基于温度对第一读取情况的读取电压进行优化，可以显著地将错误次数减少到类似于由曲线图1606表示的电平。由于在较低温度下第一读取问题的恶化，控制电路可以被配置为在温度相对较低时将对策设置为相对更严重。例如，当温度相对较低时，读取电压的偏移可以相对较大。或者，当温度相对较低时，在不活动块中的字线驱动器电压可以相对较大。

图17a示出图16a的过程的示例性具体实施，其中当存在第一读取情况时，基于温度设置初始读取电压，并且可选地设置用于错误恢复的附加读取电压。在步骤1700中，接收命令以针对选定字线执行读取操作。在一种方法中，读取命令由主机设备进行，并且传输到图1a的外部控制器122。外部控制器继而指示控制电路110执行读取操作。决策步骤1701确定在字线所在的块中是否存在第一读取情况。如果不存在第一读取情况，例如存在第二读取情况，则可在步骤1702中设置一组默认的读取电压(例如，vra、vrb、vrc、vrd、vre、vrf和vrg)。

然后使用该组读取电压在步骤1705中执行读取操作。步骤1706确定读取错误次数。如果在决策步骤1707中的错误次数不超过错误阈值，则在步骤1710中成功完成读取操作。该错误阈值可以表示使用例如ecc解码可纠正的错误次数。如果错误次数超过在决策步骤1707中的错误阈值，则决策步骤1708确定重读次数是否超过阈值。如果重读次数(在初始读取之后发生的错误恢复过程中的附加读取)不超过阈值，则在步骤1709中调节读取电压以提供一组调节的读取电压，并且在步骤1705中，使用该组调节的读取电压执行附加步骤。步骤1709a指示针对第一读取情况，读取电压基于温度偏移。对于较低的已编程状态，向较低的电压偏移；对于较高的已编程状态，则向较高的电压偏移。这种方法是有效的，因为基于电池的预期故障模式，读取电压沿着一个方向偏移(而不是较高和较低两者)。也就是说，对于处于较低已编程状态的单元，读取错误预期由向下的vth偏移引起；而对于处于较高已编程状态的单元，读取错误预期由向上的vth偏移引起。

步骤1709b指示针对第二读取情况，读取电压向较高和/或较低偏移。在一种方法中，偏移可独立于温度。

如果重读次数超过阈值，则步骤1711执行具有连续电压扫描的读取。这种类型的读取针对每个数据状态以若干小的增量增加读取电压，目的是在vth分布中定位表示相邻数据状态之间的划分的谷值。这可能是最后的错误恢复尝试。

在步骤1712中设置定时器，从而知道直到下一个读取操作的经过时间。

在决策步骤1701中，如果存在第一读取情况，则步骤1703获得存储器件的温度，并且步骤1704基于温度选择一组初始读取电压。例如，这可以包括较低温度下的vra_lt、vrb_lt、vrc_lt、vrd_lt、vre_lt、vrf_lt和vrg_lt，以及较高温度下的vra_ht、vrb_ht、vrc_ht、vrd_ht、vre_ht、vrf_ht和vrg_ht。如果存在第一读取情况，当在步骤1709中第一次调节读取电压时，调节的第一读取电压可以是较低温度下的vra_lt1、vrb_lt1、vrc_lt1、vrd_lt1、vre_lt1、vrf_lt1和vrg_lt1，以及较高温度下的vra_ht1、vrb_ht1、vrc_ht1、vrd_ht1、vre_ht1、vrf_ht1和vrg_ht1。如果存在第一读取情况，当在步骤1709第二次调节读取电压时，调节的第二读取电压可以是较低温度下的vra_lt2、vrb_lt2、vrc_lt2、vrd_lt2、vre_lt2、vrf_lt2和vrg_lt2，以及较高温度下的vra_ht2、vrb_ht2、vrc_ht2、vrd_ht2、vre_ht2、vrf_ht2和vrg_ht2。

在一种方法中，该过程包括确定在读取存储单元时的错误次数是否超过错误阈值，并且如果读取存储单元中的错误次数超过错误阈值，则使用根据正温度系数设置并且小于最低已编程数据状态的初始读取电压的最低已编程数据状态调节的读取电压，并且使用根据负温度系数设置并且大于最高已编程数据状态的初始读取电压的最高已编程数据状态的调节的读取电压来读取存储单元。

图17a的错误恢复过程动态地调整读取电压。通常，使用默认的一组读取电压的读取操作是最快的。然而，如果失败，则通过一个或多个重读可发生恢复操作。在每次通过中，发生额外的读取，其中读取电压从默认读取电压偏移。如果此操作同样失败，则使用连续电压扫描读取存储单元。然而，这是非常耗时的所以应当尽量避免。因此，应当将读取电压设置为最佳电平，这将满足不可校正错误的ecc标准。另外，由于温度对第一读取情况的影响，可以在不同温度下选择不同读取电压组。对于高温度，针对较低状态的读取电压选择较小的下移，针对较高状态的读取电压选择较小的上移。对于低温度，针对较低状态的读取电压选择较大的下移，针对较高状态的读取电压选择较大的上移。

图17b示出图16a的过程的另一示例性具体实施，其中当存在第一读取情况时在读取电压之前施加虚设电压，并且虚设电压与读取电压之间的等待期是温度的函数。该过程与图15a一致。在步骤1720中，接收命令以针对选定字线执行读取操作。如前所述，决策步骤1721确定在字线所在的块中是否存在第一读取情况。如果不存在第一读取情况，例如存在第二读取情况，则可在步骤1722中设置一组默认的读取电压(例如，vra、vrb、vrc、vrd、vre、vrf和vrg)并且执行读取操作。在这种情况下，由于字线已处于耦合上升状态，因此不应用虚设电压。然后过程结束。

在决策步骤1721中，如果存在第一读取条件，则步骤1723将虚设电压施加到块以使字线电压耦合上升。步骤1724获得存储器件的温度，并且步骤1725设置等待期，该等待期为负tco的函数(当温度较高时等待期较短)。参见图17c1。步骤1726基于温度选择一组读取电压。例如，这可以包括较低温度下的vra_lt、vrb_lt、vrc_lt、vrd_lt、vre_lt、vrf_lt和vrg_lt，以及较高温度下的vra_ht、vrb_ht、vrc_ht、vrd_ht、vre_ht、vrf_ht和vrg_ht。在步骤1727，在等待期消逝之后，使用基于温度的一组读取电压来执行读取操作。

需注意，图17a中的读取电压偏移和/或错误恢复过程可与图17b的虚设电压组合。例如，可施加虚设电压，同时也可在低温下偏移读取电压。在一个选项中，相比于在读取操作之前未施加虚设电压，当在读取操作之前施加虚设电压时，读取操作的读取电压偏移较小的量。

通常，当单元处于第一读取情况时，可以通过施加虚设电压将它们转换到第二读取情况。然而，为了完全转换到第二读取情况，虚设电压和读取电压之间的等待期可能为在几十毫秒的范围内，如果在所有读取操作之前执行该等待期，则损害读取性能。一种替代方法是调整基于温度的等待期。如果在高温下读取，则等待期可能较短，例如，10至100微秒。如果在低温下读取，则可使用较长的等待期。另一种方法，当读取时间是至关重要时，虚设电压只能在高温下使用而不能在低温下使用。相反，在低温下，不使用虚拟电压，可以直接用调节的读取电压进行读取操作，或者甚至使用连续电压扫描。

图17c1示出等待期与温度(t)的关系曲线图，与图17b的步骤1725一致。等待期为负tco的函数，由此使得当温度较高时等待期较短。在一个方法中(曲线图1735)，等待期在指定温度t1可达到零。在另一个方法中(曲线图1736)，等待期在较高温度下达到最小非零水平。其他方法也是可能的。此外，该等待期与温度之间的关系可能是线性的或非线性的。

图17c2示出针对下页(曲线1610)、中间页(曲线161)和上页(曲线1612)在虚设电压和读取电压波形之间的多个读取误差与等待期的关系曲线图。如所提及的，通过在虚设电压结束与读取电压开始之间提供足够的等待期，可以将字线耦合上升到峰值电平。另外，可以减少作为正被读取页的函数的错误次数。还可参见图8d。

图17d示出图17b的步骤1723的示例性具体实施。在步骤1730中，在第一时间(例如，在图14a中的t0)，命令电压驱动器将块中的字线的电压从初始电平(例如，0v)増加至升高电平(vdummy)。该电压然后被保持在升高电平指定的时间，例如，直到图14a中的t3。如所提及的，vdummy的量值可至少高达一个或多个已编程状态的最高验证电压。最高验证电平可以根据存储器件工作的模式而不同。例如，假设存储器件可以在两状态、四状态、八状态或十六状态模式下操作，其中最高验证电平分别是vvslc、vvc、vvg和vvs15。这些电平可彼此不同。可以通过将vdummy设置为基于当前模式的最高验证电平节省电力。在一个具体实施中，控制电路被配置为在多个模式的选择模式下对存储单元进行编程，其中每个模式具有不同数量的数据状态，并且基于选定模式设置虚设电压脉冲的量值。

在步骤1731中，在随后的第二时间例如图14a中的t3，命令电压驱动器将电压从升高电平降低到最终电平例如0v。例如，该请求可以用于阶跃变化或逐渐斜坡下降。在第二时间之后的第三时间即指定时间，步骤1732包括通过从字线断开电压驱动器使字线电压浮动。

图17e示出图16a的过程的另一示例性具体实施，其中一组块中的未选定块的电压驱动器提供作为温度的函数的电压。还可参考图18a和图18b，一些存储器件具有这样的布置，其中为每个块提供单独的一组电压驱动器，但是通常针对一组块控制将电压驱动器连接到每个块中的字线的导通栅极。这可基于存储器件的布局要求来完成。因此，当对该组中的一个块执行操作(例如，读取、编程或擦除)时，该组中所有块的导通晶体管将处于导电状态，并且电压驱动器将连接到所有这些块的字线。因此，字线将由电压驱动器的电压输出驱动。当对该组中的任何块不执行操作时，该组中所有块的导通晶体管将处于非导电状态，并且电压驱动器将从所有这些块的字线断开。因此，字线电压将浮动。

通常，对于其中未执行操作的未选定块，电压可被设置为相对高以防止或减少可能处于耦合上升状态的字线的放电。然而，功耗与电压成比例。为了使功耗最小化，可以将字线电压设置为温度的函数。在一个方法中，当温度较低时，字线电压被设置为相对较高的电平，因为当温度较低时，第一读取vth偏移较大。在一种方法中，这可以在不知道未选定块是否处于第一读取情况或第二读取情况的情况下完成。在另一种方法中，当温度相对低时，响应于知晓未选定块处于第二读取情况，将字线电压设置为相对高的电平。如果未选定块处于第一读取情况，则字线已被放电，因此升高字线电压不阻止放电。该方法可通过进一步限制何时升高字线电压来节省额外电力。

可将升高的字线电压设置为各种电平。在一种方法中，片载电压vdd例如2v至3v可在低温下使用。或者，可使用更高的电压诸如4v。字线电压可以是相对较低的电平，例如在高温下为1v或作为默认值。这可以是提供给源极线的电平，例如作为vsl提供。

在示例过程中，在步骤1740中，接收命令以针对选定块执行读取操作。步骤1741确定是否存在针对每个未选定块的第一读取情况或第二读取情况。步骤1742针对该组的每个块设置较高的共用导通晶体管电压(足够高以提供处于导电状态的导通晶体管)，以将电压驱动器连接到字线并在每个块中选择栅极线。步骤1743设置选定块的电压驱动器来执行操作。例如，对于读取操作，读取电压被施加到选定字线并且导通电压被施加到未选定字线。对于在第二读取情况下未选定块，步骤1744将未选定块的电压驱动器设置为温度的函数。对于在第一读取情况下的未选定块，步骤1745将未选定块的电压驱动器设置为默认电平。

图17f示出vblk_unsel_tco(施加到未选定块中的字线的电压)与温度(t)的关系曲线图，与图17e的步骤1744一致。使用负温度系数施加电压(当温度较高时电压较低)。在曲线图1750的示例中，vblk_unsel_tco与t之间存在线性关系。在曲线图1751的示例中，当t<ta时vblk_unsel_tco固定，当t>tc时处于低电平。对于ta<＝t<＝tc，vblk_unsel_tco随着t线性下降。在曲线图1752的示例中，vblk_unsel_tco具有两个电平：当t<tb时处于高电平，当t>＝tb时处于低电平。

因此，在一种方法中，字线连接到电压驱动器，并且为了执行对策，控制电路被配置为根据负温度系数在字线上设置电压。注意，温度系数可以由两个或更多个温度和相关联的电压来定义，无论它们是例如vblk_unsel_tco还是读取电压。

图17g示出充当未选定块中的电容器的存储单元上的控制栅极和沟道电压，与图17e的步骤1744和1745一致。存储单元1760示出vdd＝2-3v的控制栅极(字线)电压和0v的沟道电压。该栅极-沟道电压可能足够高以减少来自电荷捕获层的电子放电。存储单元1761示出vsl＝1v的控制栅极(字线)电压和0v的沟道电压。该栅极-沟道电压可能足够高以减少来自电荷捕获层的电子放电。

图17h示出图16a的过程的另一示例性具体实施，其中当存在第一读取情况时，基于温度设置初始导通电压，并且可选地设置用于错误恢复的附加导通电压。该过程类似于图17a的过程，但vpass被调节作为第一读取情况的对策。如一开始所提及的，在第一读取情况下，可以基于单元读取操作期间的温度调节未选定字线的导通电压。这可以另选地或除此之外通过调节读取电压来完成。此外，对导通电压的调节方向与读取电压的调节方向相反。

这可以通过考虑感测期间通过一串单元诸如nand串的电流来理解。当单元处于较高的导电状态时，电流将更高。当在它们的控制栅极电压较高时发生这种情况。类似地，当单元处于较低的导电状态时，当它们的控制栅极电压较低时，电流将较低。因此，例如，在读取操作期间对选定单元施加较低控制栅极电压的效果与向串中其余未选定单元施加较高控制栅极电压的效果相同。类似地，例如，在读取操作期间对选定单元施加较高控制栅极电压的效果与向串中其余未选定单元施加较低控制栅极电压的效果相同。然而，vpass中的该偏移可不同于读取电压的偏移。通常，读取电压的偏移对串中的电流的影响要比导通电压的等效偏移大。因此，在读取电压中x伏的偏移等效于导通电压中的较大偏移或y>x伏。

在步骤1770中，接收命令以针对选定字线执行读取操作。步骤1770a选择一组默认的读取电压。决策步骤1771确定在字线所在的块中是否存在第一读取情况。如果第一读取情况不存在，则在步骤1772中选择默认导通电压(vpass_def)。

然后在步骤1775中使用选定导通电压和该组默认的读取电压执行读取操作。步骤1776确定读取错误次数。如果在决策步骤1777中的错误次数不超过错误阈值，则在步骤1780中成功完成读取操作。如果错误次数超过决策步骤1777中的错误阈值，则决策步骤1778确定重读次数是否超过阈值。如果重读次数没有超过阈值，则在步骤1779中调节一个或多个导通电压以提供调节的导通电压，并且在步骤1775中，使用调节的导通电压执行附加读取操作。步骤1779a指示针对第一读取情况，导通电压基于温度偏移。在读取较低已编程状态期间，向较高的导通电压偏移；并且在读取较高已编程状态期间，向较低的导通电压偏移。

步骤1779b指示针对第二读取情况，导通电压向较高和/或较低偏移。在一种方法中，偏移可独立于温度。

如果重读次数超过阈值，则步骤1781执行具有连续电压扫描的读取。在步骤1782中设置定时器，从而知道直到下一个读取操作的经过时间。

在决策步骤1771中，如果存在第一读取情况，则步骤1773获得存储器件的温度，并且步骤1774基于温度选择一组初始导通电压。例如，这些初始导通电压可为vpass_a、vpass_b、vpass_c、vpass_d、vpass_e、vpass_f和vpass_g。参见图17i。在这种情况下，可针对错误恢复过程的每个重读调节导通电压。对于每次重读，导通电压从每个数据状态的初始电平的偏移可变得更大。此外，该偏移可以是数据状态的函数。对于逐渐降低的和升高的已编程数据状态，偏移可以逐渐变大。对于中间范围的已编程数据状态，偏移可以更小。

图17i示出示例性读取操作中的读取电压和导通电压，其中当存储单元处于第一读取情况时将导通电压设置为温度的函数，并且其中分别读取下页、中间页和上页。可基于当存储单元处于第一读取情况时的温度调节vpass。针对第一读取情况中的高温情况，或者针对第二读取情况，vpass处于vpass_def的默认电平。

在读取操作的第一部分中，使用读取电压波形1785读取a和e状态。导通电压波形1786或1787分别用于高温和低温。对于低温情况，a和e状态的感测分别在t1和t2处发生，同时vpass分别位于vpass_a或vpass_e。

在读取操作的第二部分中，使用读取电压波形1788读取b、d和f状态。导通电压波形1789或1790分别用于高温和低温。对于高温情况，b、d和f状态的感测分别在t3、t4和t5处发生，同时vpass分别位于vpass_b、vpass_d或vpass_f。

在读取操作的第三部分中，使用读取电压波形1791读取c和g状态。导通电压波形1792或1793分别用于高温和低温。对于低温情况，c和g状态的感测分别在t6和t7处发生，同时vpass分别位于vpass_c或vpass_g。

在这个示例中，对于逐渐降低的已编程数据状态，vpass逐渐升高，例如vpass_def<vpass_d<vpass_c<vpass_b<vpass_a。对于逐渐升高的已编程数据状态，vpass逐渐降低，例如vpass_def>vpass_e>vpass_f>vpass_g。

图17j示出导通电压随温度偏移的关系曲线图，与图17i一致。每条线与所指示的数据状态相关联，并且每条线的斜率都是tco。对于a、b、c和d的较低已编程数据状态，tco为负。另外，对于这些数据状态，从默认导通电压的偏移为正。对于e、f和g的较高已编程数据状态，tco为正。另外，对于这些数据状态，从默认导通电压的偏移为负。

在该示例中，偏移和t之间具有线性关系，也可以使用其他波形，诸如图17f中的波形。例如，对于每个数据状态，偏移可以只有两个电平：一个位于高温，并且一个位于低温。

在示例性具体实施中，存储单元被编程到不同的已编程数据状态，包括最低已编程数据状态(例如，a)和最高已编程数据状态(例如，g)；并且为了执行对策，控制电路被配置为当对选定字线施加最低已编程数据状态的读取电压(vra)时，根据负温度系数设置未选定字线的导通电压；并且当对选定字线施加最高已编程数据状态的读取电压(vrg)时，根据正温度系数设置未选定字线的导通电压。

在另一个具体实施中，为了执行对策，控制电路被配置为当读取电压被施加到用于较低已编程数据状态的选定字线时，根据不同负温度系数设置未选定字线的导通电压，其中在最低已编程数据状态的读取电压期间使用最大量值的负温度系数(图17j中a状态的tco)，并且当读取电压被施加到用于较高已编程数据状态的选定字线时，根据不同正温度系数设置未选定字线的导通电压，其中在最高已编程数据状态的读取电压期间使用最大量值的正温度系数(图17j中g状态的tco)。

图17k示出读取电压随温度偏移的关系曲线图，与图8i一致。每条线与所指示的数据状态相关联，并且每条线的斜率都是tco。对于e、f和g的较高已编程数据状态，tco为负。另外，对于这些数据状态，从默认读取电压的偏移为正。对于a、b、c和d的较低已编程数据状态，tco为正。另外，对于这些数据状态，从默认读取电压的偏移为负。在该示例中，偏移和t之间具有线性关系，也可以使用其他波形，诸如图17f中的波形。例如，对于每个数据状态，偏移可以只有两个电平：一个位于高温，并且一个位于低温。

图17l示出针对图17j的不同数据状态的vpass的tco。每个字母a至g代表数据状态和相应的tco值。对于较低状态a至d，vpass的tco为负，对于较高状态e至g则为正。vpass的tco在读取较低数据状态时逐渐地更负，而在读取较高数据状态时逐渐地更正。该方法允许针对每个数据状态优化tco。另一种方法是分组相邻状态，并且针对某个组使用一个tco。例如，组可以包括状态a和b、c和d、f和g。状态e可以单独存在。这可以简化具体实施。

图17m示出针对图17k的不同数据状态的读取电压的tco。每个字母a至g代表数据状态和相应的tco值。对于较低状态a至d，tco为正，对于较高状态e至g则为负。vpass的tco在读取较低数据状态时逐渐地更正，而在读取较高数据状态时逐渐地更负。如上所述，另一种方法是分组相邻状态，并且针对某个组使用一个tco。

图18a示出示例性电路1850，其包括第一组块grp0和第二组块grp1，该第一组块具有用于该组的导通晶体管的共用控制栅极线(cgline_0)，并且该第二组块具有用于该组的导通晶体管的共用控制栅极线(cgline_1)。每组包括电压驱动器(drv)、开关(sw)、导通晶体管(pt)和字线(wl)以及选择栅极线(sg)或块。例如，在grp0中，第一块blk0包括drv/sw_blk0、pt_blk0和wl/sg_blk0，第二块blk1包括drv/sw_blk1、pt_blk1和wl/sg_blk1，第三块blk2包括drv/sw_blk2、pt_blk2和wl/sg_blk2，并且第四块blk3包括drv/sw_blk3、pt_blk3和wl/sg_blk3。在线cgline_0上提供用于grp0的共用导通晶体管电压vpt_0。

在grp1中，第五块blk4包括drv/sw_blk4、pt_blk4和wl/sg_blk4，第六块blk5包括drv/sw_blk5、pt_blk5和wl/sg_blk5，第七块blk6包括drv/sw_blk6、pt_blk6和wl/sg_blk6，并且第八块blk7包括drv/sw_blk7、pt_blk7和wl/sg_blk7。在线cgline_1上提供用于grp1的共用导通晶体管电压vpt_1。

在一种方法中，一种设备包括：用于经由第一块的导通晶体管向存储单元的第一块中的字线施加电压的第一装置；用于经由第二块的导通晶体管向存储单元的第二块中的字线施加电压的第二装置，其中第一块的导通晶体管和导通晶体管的控制栅极彼此连接；以及用于控制第一装置、第二装置和控制栅极的电压的装置，其中用于控制的装置控制第一装置以在第一块的存储单元上执行操作，同时如果满足条件，控制第二装置根据负温度系数设置第二块中的字线上的电压。

上述装置可以包括例如图1a的存储器件100的部件。功率控制模块116例如控制在存储操作期间提供给字线、选择栅极线和位线的功率和电压。此外，上述装置可以包括图18a和图18b的部件，包括电压驱动器、开关和导通晶体管。用于控制的装置可包括图1a中的控制电路中的任何者诸如控制电路110和控制器122。

当第二块中不存在第一读取情况时，例如存在第二读取情况，自从块中的上次感测操作的时间段低于阈值并且/或者温度低于阈值时，可满足第一条件。

组的块可以不同方式布置在存储器件的衬底上。在一个方法中，组中的块彼此相邻。在另一种可能的方法中，组中的块与另一组中的块交替。

图18b示出示例性电路，其包括图18a的blk0的电压驱动器drv_blk0、开关sw_blk0、导通晶体管pt_blk0和字线以及选择栅极线wl/sg_blk0。drv_blk0包括各种电压驱动器诸如电荷泵。这些可作为例如图1a的功率控制模块116的一部分提供。sgd0驱动器1801向sgd0控制线提供电压。sgd1驱动器1802向sgd1控制线提供电压。wld2驱动器1803向wld2字线提供电压。wld1驱动器1804向wld1字线提供电压。wl_sel驱动器1804向数据字线wll0至wll10中被选择的任何者提供电压，以用于编程或读取。这些电压可包括编程电压vpgm、验证电压vv、读取电压vcgr和vdummy。可选地，可向vpgm、vv、vcgr和/或vdummy提供单独的电压驱动器。

wl_unsel驱动器1805向数据字线wll0至wll10中未被选择的任何者提供电压。这些电压可包括导通电压vpass、vblk_unsel_tco、vdd、vsl和vdummy，如图17e和图17f所讨论的。可选地，可以为vpass、vblk_unsel_tco、vdd、vsl和/或vdummy提供单独的电压驱动器。

wld3驱动器1806向wld3字线提供电压。wld4驱动器1807向wld4字线提供电压。sgs1驱动器1808向sgs1控制线提供电压。sgs0驱动器1809向sgs0控制线提供电压。

sw_blk0中的一组开关1820至1830响应于控制信号，以将来自驱动器1804或1805中的一者的电压传递至相应的数据字线。开关1820、1821、1822、1823、1824、1825、1826、1827、1828、1829和1830分别用于字线wll0至wll10。还可以控制开关1820至1830以从相应的数据字线断开驱动器。例如，如所讨论的，提供vdummy的驱动器可以被断开以使数据字线的电压浮动，以允许电压耦合上升。

pt_blk0包括具有控制栅极1811的示例性导通晶体管1810。如所提及的，一组块中的导通晶体管的控制栅极彼此连接，并且接收共用控制栅极电压例如vpt_0。

在一个方法中，数据字线接收相同的电压vdummy。然而，允许不同的数据字线接收不同的虚设电压的其他方法是可能的。例如，在其中单元串垂直延伸的3d存储器件中，可以基于柱或存储孔直径调节vdummy，使得当直径/宽度相对较小时，vdummy相对较小。当直径/宽度相对较小时，这解释了増加的耦合量。如结合图5所提及的，对于存储孔的相对较小直径部分，跨隧道氧化物的电场相对较强，使得编程和擦除速度更高。类似地，由于虚设电压的耦合上升将更强。基于柱或存储孔直径调节vdummy有助于均衡堆叠中的字线层上的耦合上升的量。这导致字线层上的一致的vth电平。

已经出于说明和描述的目的呈现了本发明的前述详细描述。这并非旨在穷举或将本发明限制于所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。