半导体装置的制作方法

本申请案享有以日本专利申请案2018-73259号(申请日：2018年4月5日)作为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。

本发明的实施方式涉及一种半导体装置。

背景技术：

一般而言，sram(staticrandomaccessmemory，静态随机存取存储器)具有如下特点，即，虽然在存取速度方面较快，但为易失性，如果断开电源那么无法保存数据。另外，sram如果为了数据保存而维持电力供给，那么消耗电力变大。另一方面，如果对sram附加rom(read-onlymemory，只读存储器)，那么存在布局面积变大而整体芯片尺寸变大的问题。

技术实现要素：

实施方式提供一种兼具sram与rom的功能、且布局面积较小的半导体装置。

本实施方式的半导体装置具备锁存电路，该锁存电路具有能够保存互为相反极性的数据的第1及第2节点。第1晶体管电连接于第1节点与第1位线之间，且将栅极电极电连接于字线。第2晶体管电连接于第2节点与第2位线之间，且将栅极电极电连接于字线。电源线电连接于锁存电路。第3晶体管电连接于第1节点与基准电压源之间。第4晶体管电连接于第2节点与基准电压源之间，且将栅极电极电连接于基准电压源。信号线电连接于第3晶体管的栅极电极。在第1模式下，电源线对锁存电路供给第1电压，信号线使第3晶体管为非导通状态。在第2模式下，电源线向锁存电路供给第2电压，信号线使第3晶体管为导通状态而将第1节点电连接于基准电压源。

附图说明

图1是表示本实施方式的半导体存储装置的构成例的电路图。

图2是表示存储单元的内部构成的一例的电路图。

图3是表示本实施方式的存储单元的数据读出动作的一例的流程图。

图4是表示存储单元的概略布局的一例的俯视图。

具体实施方式

以下，一面参考附图一面说明实施方式。附图是示意性或概念性附图，各部分的比率等未必与实际情况相同。在说明书与附图中，对于与在已说明附图中所述者相同的要素标注相同的符号并适当省略详细说明。此外，以下，“连接”不仅包含直接连接，也包含电连接。

图1是表示本实施方式的半导体存储装置1的构成例的电路图。半导体存储装置1例如是对sram(staticrandomaccessmemory)附加有rom(read-onlymemory)的功能的半导体存储装置。半导体存储装置1由1个半导体芯片构成，另外，也可与nand型闪速存储器等其他半导体装置组合而作为1个半导体芯片。

半导体存储装置1具有：多个存储单元mu00～mu22；多个位线bl_a0～bl_a2、bl_b0～bl_b2、xbl_a0～xbl_a2、xbl_b0～xbl_b2；多个字线wl_a0～wl_a2、wl_b0～wl_b2；电源线pl0～pl2；重置线rst0～rst2；以及预充电晶体管tprc_a0～tprc_a2、tprc_b0～tprc_b2、txprc_a0～txprc_a2、txprc_b0～txprc_b2。

1个存储单元muij(i、j为0以上的整数)对应于字线wl_ai、wl_bi、电源线pli、重置线rst1i、rst0i、位线bl_aj、bl_bj、xbl_aj、xbl_bj、预充电晶体管tprc_aj、tprc_bj、txprc_aj、txprc_bj而设置。存储单元muij对应于字线wl_ai、wl_bi与位线bl_aj、bl_bj、xbl_aj、xbl_bj而设置，且配置在它们的交点。存储单元muij是如下所述具有rom功能的sram，且构成为可分别存储1位数据。

此外，图1中i及j是0～3。但是，i及j也可为4以上的数值。在i及j是0～3的情况下，存储单元mu的数量成为9。但是，存储单元mu的数量也可为8以下，或者也可为10以上。

在本实施方式中，连接于1个存储单元muij的字线的数量是2条。但是，连接于1个存储单元mu的字线的数量也可为1条，还可为3条以上。

连接于1个存储单元muij的字线是(bl_aj，xbl_aj)及(bl_bj，xbl_bj)的2个配对。位线bl_aj与xbl_aj传输互为相反逻辑的信号，位线bl_bj与xbl_bj传输互为相反逻辑的信号。位线配对(bl_aj，xbl_aj)对应于字线wl_ai。因此，在选择字线wl_ai的情况下，将数据传输至位线配对(bl_aj，xbl_aj)，由存储单元muij执行数据的读出或写入。另一方面，位线配对(bl_bj，xbl_bj)对应于字线wl_bi。因此，在选择字线wl_bi的情况下，将数据传输至位线配对(bl_bj，xbl_bj)，由存储单元muij执行数据的读出或写入。

预充电晶体管tprc_aj、tprc_bj、txprc_aj、txprc_bj连接于位线bl_aj、bl_bj、xbl_aj、xbl_bj与电源vdd之间，为了对与各者对应的位线进行预充电而成为导通状态。例如，在经由位线配对(bl_aj，xbl_aj)读出数据的情况下，预充电晶体管tprc_aj、txprc_aj成为导通状态，利用电源vdd预先对位线配对(bl_aj，xbl_aj)进行预充电。在使预充电晶体管tprc_aj、txprc_aj为非导通状态之后，选择性地将字线wl_ai升压，由此在位线配对(bl_aj，xbl_aj)产生电压差。通过未图示的传感放大器检测位线配对(bl_aj，xbl_aj)的电压差而可检测保存在存储单元muij中的数据的逻辑。另外，在经由位线配对(bl_bj，xbl_bj)读出数据的情况下，预充电晶体管tprc_bj、txprc_bj成为导通状态，利用电源vdd预先对位线配对(bl_bj，xbl_bj)进行预充电。在使预充电晶体管tprc_bj、txprc_bj为非导通状态之后，选择性地将字线wl_bi升压，由此在位线配对(bl_bj，xbl_bj)产生电压差。通过传感放大器检测位线配对(bl_bj，xbl_bj)的电压差而可检测保存在存储单元muij中的数据的逻辑。

预充电晶体管tprc_aj、tprc_bj、txprc_aj、txprc_bj例如由p型mosfet(metaloxidesemiconductorfield-effecttransistor，金属-氧化物半导体场效应晶体管)构成。因此，在预充电信号prch_aj、prch_bj降压至低电平电压时，预充电晶体管tprc_aj、tprc_bj、txprc_aj、txprc_bj成为导通状态。

这样，保存在存储单元muij中的数据是通过检测如下电压差而读出，该电压差为通过选择性地将字线wl_ai或wl_bi的任一者升压而在预先预充电的位线配对(bl_aj，xbl_aj)或(bl_bj，xbl_bj)产生的电压差。

接下来，对存储单元muij的内部构成进行说明。

图2是表示存储单元muij的内部构成的一例的电路图。存储单元muij分别具有相同的构成，因此对其中的1个构成进行说明。

存储单元muij具备锁存电路lc、rom电路rc、以及晶体管tn1～tn4。锁存电路lc包含反相器电路inv1、inv2。反相器电路inv1、inv2具有将一者的输入端连接于另一者的输出端、且将另一者的输入端连接于一者的输出端的构成。第1节点电连接于反相器电路inv1的输入端与反相器电路inv2的输出端之间。第2节点电连接于反相器电路inv1的输出端与反相器电路inv2的输入端之间。电源线pli以能够供给反相器电路inv1、inv2各自的电力的方式连接于锁存电路lc。电源线pli升压至高电平电压(第1电压)，由此锁存电路lc可将互为相反极性的数据保存在第1及第2节点n1、n2。即，在第1节点n1成为逻辑高的情况下，第2节点n2成为逻辑低，在第1节点n1成为逻辑低的情况下，第2节点n2成为逻辑高。

另一方面，在电源线pli降压至相较高电平电压低的低电平电压(第2电压)的情况下，第1及第2节点n1、n2的电位变得不确定，锁存电路lc成为未保存数据的状态。这样，锁存电路lc只要电源线pli升压至高电平电压则作为sram发挥功能，虽具有易失性但可保存数据。

作为第1晶体管的晶体管tn1连接于第1节点n1与作为第1位线的位线bl_aj之间，且其栅极电极连接于作为第1字线的字线wl_ai。作为第2晶体管的晶体管tn2连接于第2节点n2与作为第2位线的位线xbl_aj之间，且其栅极电极与晶体管tn1的栅极电极同样地连接于字线wl_ai。晶体管tn1、tn2例如由n型mosfet构成。因此，如果选择性地将字线wl_ai升压，那么晶体管tn1、tn2成为导通状态，第1及第2节点n1、n2分别连接于位线bl_aj、xbl_aj。由此，将保存在第1及第2节点n1、n2的数据或来自rom电路rc的数据读出至位线bl_aj、xbl_aj。

晶体管tn3连接于第1节点n1与位线bl_bj之间，且其栅极电极连接于字线wl_bi。晶体管tn4连接于第2节点n2与位线xbl_bj之间，且其栅极电极与晶体管tn3的栅极电极同样地连接于字线wl_bi。晶体管tn3、tn4例如也是由n型mosfet构成。因此，如果字线wl_bi选择性地升压，那么晶体管tn3、tn4成为导通状态，第1及第2节点n1、n2分别连接于位线bl_bj、xbl_bj。由此，将保存在第1及第2节点n1、n2的数据或来自rom电路rc的数据读出至位线bl_bj、xbl_bj。此外，本实施方式的存储单元muij是从节点n1、n2输出互为相反逻辑的数据的2端口的sram或rom。

rom电路rc具备晶体管tn5、tn6。作为第3晶体管的晶体管tn5连接于第1节点n1与接地(基准电压源)gnd之间，且其栅极电极连接于作为信号线的重置线rst1i。

此外，基准电压源也可为接地gnd或低电平电压源vss的任一者，赋予接地电压或低电平电压。以下，使用接地gnd或基准电压源vss作为基准电压源。作为第4晶体管的晶体管tn6连接于第2节点n2与接地gnd之间，且其栅极电极连接于重置线rst0i。重置线rst0i是维持为接地gnd或基准电压源vss的信号线。晶体管tn5、tn6例如由n型mosfet构成。因此，在电源线pli降压而锁存电路lc未作为sram发挥功能时，如果重置线rst1i升压至高电平电压(第4电压)，那么rom电路rc发挥功能。即，通过重置线rst1i升压而晶体管tn5成为导通状态，晶体管tn5将第1节点n1电连接于接地gnd。第1节点n1接地，预充电于第1节点n1的电荷向接地gnd逃逸。另一方面，晶体管tn6的栅极电极经由重置线rst0i而接地，因此晶体管tn6不管重置线rst1i的电压如何均成为非导通状态。因此，第2节点n2成为浮动状态，预充电于第2节点n2的电荷不怎么逃逸。

在此情况下，第1节点n1的电位相较第2节点n2的电位快速降低，在第1节点n1与第2节点n2之间产生电位差。传感放大器sa经由位线配对(bl_aj，xbl_aj)或(bl_bj，xbl_bj)将第1节点n1与第2节点n2之间的电位差放大并检测出。由此，经由第1及第2节点n1、n2检测出rom电路rc的数据。

在电源线pli升压而锁存电路lc作为sram发挥功能时，重置线rst1i降压至低电平电压(第3电压)。因此，rom电路rc将第1及第2节点n1、n2从接地gnd电切断。即，在重置线rst1i降压至低电平电压的情况下，rom电路rc不发挥功能。

在此，rom电路rc可通过选择性地变更晶体管tn5、tn6的栅极电极的连接状态而变更存储在rom中的数据的逻辑。例如，在图2的rom电路rc中，晶体管tn5的栅极电极连接于重置线rst1i，晶体管tn6的栅极电极连接于重置线rst0i。在此情况下，在数据读出时如果将字线wl_ai或wl_bi选择性地升压，那么第1节点n1的电位相对于第2节点n2的电位降低。

由此，能够检测出第1逻辑的数据。

一方面，在将晶体管tn6的栅极电极连接于重置线rst1i，且将晶体管tn5的栅极电极连接于重置线rst0i的情况下，在重置线rst1i升压时，晶体管tn6成为导通状态，预充电于第2节点n2的电荷向接地gnd逃逸。另一方面，晶体管tn5不管重置线rst1i的电压如何均成为非导通状态，在第1节点n1，预充电的电荷不怎么逃逸。在此情况下，第2节点n2的电位相较第1节点n1的电位快速降低。由此，检测出与第1逻辑为相反逻辑的第2逻辑的数据。

存储在rom电路rc中的数据的逻辑是在制造半导体存储装置1时设定，由物理构造决定。因此，rom电路rc的数据在制造半导体存储装置1之后无法变更。因此，在使存储单元muij以rom模式动作的情况下，存储单元muij从rom电路rc输出预先决定的不能覆写的特定逻辑的数据。在使存储单元muij以sram模式动作的情况下，存储单元muij不管rom电路rc的数据如何，均输出写入至锁存电路lc的能够覆写的易失性数据。

这样，本实施方式的存储单元muij在电源线pli升压时作为sram发挥功能，在电源线pli降压时，可通过重置线rst1i的升压而使rom电路rc启动来作为rom发挥功能。此外，连接于重置线rst0i的晶体管tr5或tr6的栅极电极也可直接连接于接地gnd或基准电压源vss。

本实施方式的存储单元muij并非为将sram电路与rom电路简单地组合而成，而是在锁存电路lc与rom电路rc共有位线bl_aj、xbl_aj、bl_bj、xbl_bj、字线wl_ai、wl_bi、晶体管tn1～tn4、以及节点n1、n2，以尽可能小的尺寸构成。即。本实施方式的存储单元muij兼具sram与rom的功能，并且布局面积非常小。存储单元muij仅设置有i及j的数的多个。因此，通过减小各存储单元muij的布局面积而能使半导体存储装置1整体的面积变得非常小。

接下来，对本实施方式的半导体存储装置1的动作进行说明。

图3是表示本实施方式的存储单元muij的数据读出动作的一例的流程图。图3中，首先表示sram模式下的各配线的电压，其次表示rom模式下的各配线的电压。此外，存储单元muij分别能够相同地动作，因此对其中1者的动作进行说明。另外，图3中表示选择字线wl_ai的情况，因此显示对应于字线wl_ai的预充电信号prch_aj、位线配对bl_aj、xbl_aj的电压。

但是，当然也可选择字线wl_bi。在选择字线wl_bi的情况下，对应于字线wl_bi的预充电信号prch_bj、位线配对bl_bj、xbl_bj的电压如图3所示般动作。

(sram模式)

首先，在t0～t1，存储单元muij成为作为第1模式的sram模式的待机状态。在sram模式的待机状态下，电源线pli升压，锁存电路lc将互为相反逻辑的信号(1位数据)存储在存储节点n1、n2，成为能够作为sram动作的状态。

在sram模式下，重置线rst1i降压至低电平电压，重置线rst1i使晶体管tn5(或tn6)为非导通状态。因此，在sram模式下，rom电路rc不发挥功能。

另外，在待机状态下，字线wl_ai及wl_bi降压至低电平电压，均为非选择状态。另外，在待机状态下，预充电信号prch_aj降压至低电平电压，预充电晶体管tprc_aj、txprc_aj成为导通状态。由此，在待机状态下，将位线配对bl_aj及xbl_aj预充电为电源vdd的电压。

此外，在待机状态下，也可将预充电信号prch_bj维持为高电平电压，使位线配对bl_bj及xbl_bj为浮动状态而不被预充电。由此，可使待机状态下的消耗电力降低。在此情况下，在t1使字线wl_ai升压之前，需要暂时将预充电信号prch_bj降压至低电平电压而对位线配对bl_bj、xbl_bj进行预充电。

在t1～t3，在将预充电信号prch_aj升压至高电平电压而结束位线配对bl_aj、xbl_aj的预充电的同时或者紧随其后，将字线wl_ai升压至高电平电压。由此，晶体管tn1、tn2将各自的n1、n2的电压传输至位线bl_aj、xbl_aj。此时，与保存在节点n1、n2的相反逻辑的信号相应地，在位线配对bl_aj与xbl_aj之间产生电压差。

例如，在将高电平电压保存在第2节点n2，且将低电平电压保存在第1节点n1的情况下，在将位线xbl_aj维持为高电平电压的状态下，位线bl_aj的电压逐渐降低。在t2，在将字线wl_ai降压的同时或者紧随其后，传感放大器sa检测出位线配对bl_aj、xbl_aj的电压差。由此，检测出保存在锁存电路lc中的数据的逻辑(例如，第1逻辑)。

反之，在将高电平电压保存在第1节点n1，且将低电平电压保存在第2节点n2的情况下，在将位线bl_aj维持为高电平电压的状态下，位线xbl_aj的电压逐渐降低。在t2，在将字线wl_ai降压的同时或者紧随其后，传感放大器sa检测出位线配对bl_aj、xbl_aj的电压差。由此，检测出保存在锁存电路lc中的数据的逻辑(例如，第2逻辑)。

在t3～t4，通过将预充电信号prch_aj向低电平电压降压而进入sram的待机模式。之后，可重复sram模式，也可向rom模式转移。

(rom模式)

在t4～t5，存储单元muij成为rom模式的待机状态。在sram模式下，电源线pli降压，电源线pli停止向锁存电路lc的电源供给。因此，锁存电路lc未作为sram发挥功能。在rom模式下，电源线pli及重置线rst1i降压，因此消耗电力较小，但节点n1、n2的信号状态为不确定。

在待机状态下，字线wl_ai及wl_bi降压至低电平电压，均为非选择状态。另外，在待机状态下，预充电信号prch_aj升压至高电平电压，预充电晶体管tprc_aj、txprc_aj成为非导通状态。由此，在待机状态下，位线配对bl_aj及xbl_aj成为浮动状态。由此，可使待机状态中的消耗电力进一步降低。

在t5～t6，将预充电信号prch_aj降压至低电平电压，将位线配对bl_aj及xbl_aj预充电为电源vdd的电压。

在t6～t7，在将预充电信号prch_aj升压至高电平电压而结束位线配对bl_aj、xbl_aj的预充电的同时或者紧随其后，将字线wl_ai及重置线rst1i升压至高电平电压。通过将重置线rst1i升压，连接于重置线rst1i的晶体管tn5(或tn6)成为导通状态，且将节点n1(或n2)连接于接地gnd。晶体管tn6(或tn5)维持为非导通状态，将节点n2(或n1)从接地gnd电切断。进而，将字线wl_al升压，由此与节点n1、n2的电压差相应地，在位线配对bl_aj与xbl_aj之间产生电压差。

例如，在将晶体管tn5的栅极电极连接于重置线rst1i，且将晶体管tn6的栅极电极连接于重置线rst0i的情况下(参考图2的实线)，晶体管tn5使第1节点n1接地。晶体管tn6维持为非导通状态，将第2节点n2从接地gnd电切断，使第2节点n2维持为浮动状态。在此情况下，位线xbl_aj维持为高电平电压状态，位线bl_aj的电压逐渐降低。因此，在t7，在将字线wl_ai降压的同时或者紧随其后，传感放大器sa检测出位线配对bl_aj、xbl_aj的电压差。由此，检测出保存在rom电路rc中的数据的逻辑(例如，第1逻辑)。

反之，在将晶体管tn5的栅极电极连接于重置线rst0i，且将晶体管tn6的栅极电极连接于重置线rst1i的情况下(参考图2的虚线)，晶体管tn6成为导通状态，且使第2节点n2接地。晶体管tn5维持为非导通状态的状态，将第1节点n1从接地gnd电切断，使第1节点n1维持为浮动状态。在此情况下，位线bl_aj维持为高电平电压，位线xbl_aj的电压逐渐降低。因此，在t7，在将字线wl_ai降压的同时或者紧随其后，传感放大器sa检测出位线配对bl_aj、xbl_aj的电压差。由此，检测出保存在rom电路rc中的数据的逻辑(例如，第2逻辑)。

在t7以后，通过将字线wl_ai及重置线rst1i降压而进入rom模式的待机状态。之后，可重复rom模式，也可向sram模式转移。

这样，本实施方式的半导体存储装置1具有将电源线pli升压而将数据保存在锁存电路lc中的sram模式、以及将电源线pli降压且将重置线rst1i升压而使rom电路rc发挥功能的rom模式。

关于数据写入动作并未图示，在sram模式下，只要选择性地驱动字线wl_ai而使晶体管tn1、tn2为导通状态，将来自位线bl_aj、xbl_aj的电压分别传输至第1及第2节点n1、n2即可。另外，在rom模式下，无法进行数据写入。

这样，在sram模式下，电源线pli将电力供给至锁存电路lc，由此锁存电路lc保存数据。另一方面，重置线rst1i不将电力供给至rom电路rc，rom电路rc将节点n1、n2的两者从接地gnd电切断。

另外，在rom模式下，电源线pli停止向锁存电路lc的电源供给，由此锁存电路lc不保存数据。另一方面，重置线rst1i将电力供给至rom电路rc，由此rom电路rc将节点n1、n2的任一者电连接于接地gnd。

这样，本实施方式的存储单元muij可在电源线pli升压时作为sram发挥功能，且在电源线pli降压时通过重置线rst1i的升压而作为rom电路rc发挥功能。

(变化例)

在所述实施方式中，如图3的t6～t7所示，重置线rst1i在与字线wl_ai相同的时序升压或降压。但是，如虚线所示，重置线rst1i也可在字线wl_ai的升压时序之前(例如，t4或t5)升压。

另外，重置线rst1i也可在字线wl_ai的降压时序之后维持高电平电压。即，重置线rst1i也可在rom模式时继续高电平电压的状态。在此情况下，也有重置线rst1i的消耗电力增大的情况，但rom电路rc的动作或功能不会产生问题。

另一方面，在rom模式下频繁地存取的情况下，即，在短时间内频繁地执行t5～t7的动作的情况下，频繁地执行重置线rst1i的升压与降压的动作。在此情况下，在短时间内频繁地反复进行重置线rst1i的充放电，因此有索性使消耗电力增大的担心。因此，在rom模式下频繁地存取的情况下，为了使消耗电力降低，如本变化例般，也有重置线rst1i优选继续高电平电压的状态的情况。

(布局)

接下来，对本实施方式的半导体存储装置1的布局进行说明。

图4是表示存储单元muij的概略布局的一例的俯视图。此外，图4中将除在x方向延伸的电源线pl、重置线rst1i、rst0i、基准电压源vss的配线、以及字线wl_ai、wl_bi以外的配线简化而以连接关系表示。图4所示的存储单元muij的等效电路如图2的存储单元muij所示。

本实施方式的存储单元muij的布局中，反相器电路inv1、inv2各自的n型晶体管tn_inv1、tn_inv2并排配置在字线wl_ai、wl_bi的延伸方向(x方向)。进而，rom电路rc的n型晶体管tn5、tn6并排配置在n型晶体管tn_inv1、tn_inv2的横向(x方向)。即，锁存电路lc的n型晶体管tn_inv1、tn_inv2与rom电路rc的n型晶体管tn5、tn6并列配置在x方向。

晶体管tn5、tn6的源极连接于基准电压源vss。晶体管tn5、tn6的漏极分别连接于节点n1、n2。晶体管tn5、tn6的栅极电极分别经由接点cnt5、cnt6连接于重置线rst1i或rst0i的任一者。重置线rst1i是在sram模式下维持低电平电压(vss或gnd)，且在rom模式下升压至高电平电压(vdd)的信号线。即，重置线rst1i的电压可在作为第3电压的低电平电压、与作为第4电压的高电平电压之间变化。另一方面，重置线rst0i是维持为低电平电压(vss或gnd)的信号线。

例如，在将晶体管tn5的栅极电极连接于重置线rst1i，且将晶体管tn6的栅极电极连接于重置线rst0i的情况下，rom电路rc存储第1逻辑(例如，数据“1”)。反之，在将晶体管tn5的栅极电极连接于重置线rst0i，且将晶体管tn6的栅极电极连接于重置线rst1i的情况下，rom电路rc存储第2逻辑(例如，数据“0”)。此外，晶体管tn5或tn6的栅极电极也可不经由重置线rst0i而连接于低电平电压(vss或gnd)。

这样，写入至rom电路rc中的数据的逻辑依赖于rom电路rc的制造工序中的接点cnt5、cnt6的形成位置，由物理构造决定。连接于重置线rst1i的晶体管tn5(或tn6)通过重置线rst1i的升压而将节点n1(或n2)连接于基准电压源vss，使存储在节点n1(或n2)的电荷流向基准电压源vss。由此，决定存储在rom电路rc中的数据的逻辑。

晶体管tn_inv1、tn_inv2的源极连接于基准电压源vss。晶体管tn_inv1、tn_inv2的漏极分别连接于节点n1、n2。晶体管tn_inv1的栅极电极连接于节点n2，晶体管tn_inv2的栅极电极连接于节点n1。

反相器电路inv1、inv2各自的p型晶体管tp_inv1、tp_inv2相对于n型晶体管tn_inv1、tn_inv2配置于在位线bl_aj、xbl_aj的延伸方向(y方向)上偏移的位置。晶体管tp_inv1、tp_inv2的源极连接于电源线pl，在sram模式下维持高电平电压，且在rom模式下维持低电平电压。晶体管tp_inv1的漏极连接于节点n1。晶体管tp_inv2的漏极连接于节点n2。即，晶体管tn_inv1、tp_inv1的栅极电极、晶体管tn_inv2、tp_inv2、tn6的漏极均连接于第2节点n2。晶体管tn_inv2、tp_inv2的栅极电极、晶体管tn_inv1、tp_inv1、tn5的漏极均电连接于第1节点n1。

由此，晶体管tn_inv1、tp_inv1构成反相器电路inv1，晶体管tn_inv2、tp_inv2构成反相器电路inv2。晶体管tn5、tn6构成rom电路rc。

第1节点n1进而电连接于晶体管tn1、tn3的漏极。第2节点n2进而电连接于晶体管tn2、tn4的漏极。晶体管tn1～tn4也相对于n型晶体管tn_inv1、tn_inv2配置于在y方向上偏移的位置，但配置在与p型晶体管tp_inv1、tp_inv2为相反侧。

字线wl_ai作为晶体管tn1、tn2的栅极发挥功能，字线wl_bi作为晶体管tn3、tn4的栅极发挥功能。晶体管tn1的源极或漏极的一者连接于节点n1，另一者连接于位线bl_aj。晶体管tn2的源极或漏极的一者连接于节点n2，另一者连接于位线xbl_aj。晶体管tn3的源极或漏极的一者与晶体管tn1一起连接于节点n1，另一者连接于位线bl_bj。晶体管tn4的源极或漏极的一者与晶体管tn2一起连接于节点n2，另一者连接于位线xbl_bj。由此，晶体管t1～t4作为数据的转移晶体管发挥功能。

电源线pli、重置线rst1i、rst0i与字线wl_ai、wl_bi大致平行地在x方向延伸。因此，如参考图1可知，电源线pli、重置线rst1i、rst0i相对于共通连接于字线wl_ai、wl_bi的多个存储单元muij共通连接。电源线pli共通连接于多个存储单元muij的锁存电路lc。

重置线rst1i选择性地连接于多个存储单元muij的晶体管tn5、tn6的任一者的栅极电极，重置线rst0i连接于另一者的栅极电极。电源线pli可分别独立地进行电压控制。重置线rst1i也可分别独立地进行电压控制。由此，本实施方式的半导体存储装置1可对共有字线wl_ai、wl_bi的多个存储单元muij的每一个选择性地设定成sram模式或rom模式的任一者。

例如，共通连接于某字线wl_ai、wl_bi的多个存储单元muij将对应于其等的电源线pli升压而以sram模式动作。此时，重置线rst1i预先降压。另一方面，共通连接于其他字线wl_ak、wl_bk(k为自然数，但是，k≠i)的多个存储单元mukj将对应于其等的电源线plk降压且将重置线rst1k升压而以rom模式动作。

由此，在最初将半导体存储装置1全体用作rom，其后想要覆写rom的数据的情况下，可仅将连接于对应的字线wl_ai、wl_bi的行的存储单元muij选择性地变更为sram模式。

此外，在rom模式下使用的字线的信息与在sram模式下使用的字线的信息也可存储在对应于各字线而设置的未图示的其他存储器(寄存器、熔丝或nand型闪速存储器等)中。或者也可参考半导体存储装置1内部的冗余单元的值而决定rom模式下使用的字线与sram模式下使用的字线。

另外，构成rom电路rc的晶体管tn5、tn6如上所述并列配置在构成反相器电路的晶体管tn_inv1、tn_inv2的侧方(x方向)。因此，由晶体管tn5、tn6的追加而引起的布局面积的增加几乎不存在或者非常小。因此，本实施方式的半导体存储装置1兼具sram与rom的功能，并且可减小布局面积。

已对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式能够以其他各种形态实施，且可在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中记载的发明及其均等的范围内。