半导体存储装置的制作方法

本发明涉及一种堆叠有多个裸片或芯片的半导体存储装置，尤其涉及一种搭载有串行外部接口(serialperipheralinterface，spi)功能的闪速存储器。

背景技术：

多芯片封装(multichippackage)是将多个相同种类或不同种类的裸片或芯片堆叠在一个封装内而成的，例如，可通过堆叠相同种类的存储芯片来扩大存储容量、或者通过堆叠不同种类的存储芯片来提供不同的存储(storage)功能。例如，日本专利特开2008-300469号公报揭示的非易失性半导体存储装置是将多个存储阵列芯片和进行存储阵列芯片的控制的控制芯片层叠，并将存储阵列芯片的贯通电极和控制芯片的贯通电极对准，而进行两贯通电极的电性连接。另外，日本专利特开2014-57077号公报揭示的半导体器件是将主闪速存储芯片和从闪速存储芯片层叠，并使从闪速存储芯片的非核心电路不存在，而自主闪速存储芯片对从闪速存储芯片供给器件动作所需要的信号及电压。

在堆叠有多个存储芯片的存储器件中，各个存储芯片会监控自主计算机(hostcomputer)输出的地址，并检测自身是否为被选择的存储芯片。主计算机不需要使用用以选择存储芯片的特定指令(command)，只要像处理单片(monolithic)的存储芯片那样对存储器件输出指令或地址即可(以下，将这种存储器件称为单片堆叠裸片)。

另外，亦可将经堆叠的存储芯片的其中一个设定为主(master)芯片，并将另一个设定为从(slave)芯片，并进行主芯片或从芯片的识别。主/从的设定例如可通过熔丝或金属选件(metaloption)来进行。例如，将主芯片的标识(identification，id)设定为“00”，将从芯片的id设定为“01”，主芯片可在ba10＝l(块地址(blockaddress)“10”为l)时被选择，且从芯片可在ba10＝h时被选择。

在这种单片堆叠的闪速存储器中，可能出现主芯片是忙碌(busy)的期间和从芯片是忙碌的期间不一致的情况。例如，有以下课题：尽管主芯片不是忙碌状态，但从芯片是忙碌状态，则即使根据来自主计算机的地址而选择从芯片，也无法在从芯片中执行由主计算机所指示的动作。

例如，搭载有spi功能的与非(nand)闪速存储器具备有状态寄存器(statusregister，sr)，所述状态寄存器保存与闪速存储器的动作或规格相关的保护信息或者闪速存储器是否处于忙碌状态的信息等。对状态寄存器的访问(access)能够通过读指令或写指令来进行，用户可将例如存储阵列的能够利用的区域、错误校正码的有无使用、所保护的块的信息等保护信息写入至状态寄存器中。在像spi-nand那样不具有忙碌/就绪引脚(pin)的闪速存储器中，用户可通过读取状态寄存器来得知闪速存储器是否为忙碌状态。

在闪速存储器中搭载有将写入至状态寄存器中的信息、或者写入至存储阵列的无法由用户访问的一次性编程区域中的信息锁定的功能。一次性编程区域例如是可保存与闪速存储器的动作或规格等相关的重要参数等信息的区域。

在将保存于状态寄存器或一次性编程区域中的信息锁定(禁止改写)的情况下，自主计算机对闪速存储器发出写保护(writeprotect)指令(以下，wp指令)。闪速存储器若接收到wp指令，则将分配于状态寄存器或一次性编程区域中的熔丝寄存器(fuseregister)的特定的标记位(flagbit)设定为例如“1”，之后，禁止用以将状态寄存器或一次性编程区域的数据改写的写指令的访问。另外，当执行wp指令时，闪速存储器将设定于熔丝寄存器中的锁定信息或写入至状态寄存器中的保护信息编程于存储阵列内的冗余区域。由于熔丝寄存器或状态寄存器为易失性，因此需要将锁定信息或保护信息永久地保存于非易失性的冗余区域中。当闪速存储器的电源再接通时，自冗余区域中读出的保护信息或锁定信息被载入至状态寄存器或熔丝寄存器中。

当自主计算机发出状态寄存器的读指令时，自被选择的存储芯片中读出状态寄存器的内容。在单片堆叠裸片的情况下，由于存储芯片的选择是通过地址来确定，因此，主芯片与从芯片各自的状态寄存器必须始终相同。因此，在单片堆叠裸片中，在自主计算机发出写指令的情况下，主芯片及从芯片同时执行写指令，并进行状态寄存器/一次性编程区域的改写，另外，在发出wp指令的情况下，主芯片及从芯片也同时执行wp指令，且为了将状态寄存器或一次性编程区域锁定而对熔丝寄存器设置“1”。

然而，在这种单片堆叠裸片的动作中，存在如下课题。

(一)通常，根据状态寄存器的读指令来监视被选择的存储芯片的忙碌状态是可行的，但用户无法监视未被选择的存储芯片的状态。因此，未被选择的存储芯片的锁定动作(包括对冗余区域的编程动作)必须比被选择的存储芯片的锁定动作更早地结束。否则，尽管未被选择的存储芯片仍为忙碌，但用户会通过读指令而自被选择的存储芯片中获得就绪状态的输出。(二)若两个存储芯片同时执行wp指令，则同时进行对存储阵列的编程，因此动作电流(icc)成为两倍。

技术实现要素：

本发明目的在于提供一种防止多个存储芯片之间的忙碌状态的不一致的、半导体存储装置。

进而，本发明的目的在于提供一种抑制消耗电流的峰值的半导体存储装置。

本发明的半导体存储装置包含多个存储芯片，基于自外部所供给的地址来选择多个存储芯片中的任一个，多个存储芯片中的每一个包括：状态寄存器，能够保存保护信息；非易失性的存储阵列；写入部件，响应于来自外部的指令来进行对所述状态寄存器的写入；读出部件，响应于来自外部的指令来进行所述状态寄存器的读出；禁止写入部件，响应于来自外部的指令来禁止对所述状态寄存器的写入，并且将所述保护信息及禁止写入的信息编程于所述存储阵列的特定区域中；以及控制部件，控制存储芯片的动作，且被选择的存储芯片的控制部件以禁止写入部件的编程时间比未被选择的存储芯片中的禁止写入部件的编程时间长的方式控制编程。

在一实施方式中，未被选择的存储芯片的控制部件以禁止写入部件的编程时间比被选择的存储芯片中的禁止写入部件的编程时间短的方式控制编程。在一实施方式中，以被选择的存储芯片的编程脉冲数比未被选择的存储芯片的编程脉冲数多的方式控制编程。在一实施方式中，在被选择的存储芯片中进行编程后进行未被选择的存储芯片的编程，在进行未被选择的存储芯片的编程期间，在被选择的存储芯片中以使忙碌状态持续的方式进行等待时间的控制。在一实施方式中，在未被选择的存储芯片中进行编程后进行被选择的存储芯片的编程，在进行未被选择的存储芯片的编程期间，以等待编程开始的方式对被选择的存储芯片进行控制。在一实施方式中，被选择的存储芯片的读出部件将所述状态寄存器的内容中包含的忙碌状态输出。在一实施方式中，所述控制部件基于来自外部的地址来判定自身是否为被选择的存储芯片，且被选择的存储芯片响应于来自外部的指令来进行动作。在一实施方式中，所述控制部件判定来自外部的指令是否为与状态寄存器相关的指令，当是与状态寄存器相关的指令时，被选择的存储芯片及未被选择的存储芯片响应于与状态寄存器相关的指令来进行动作。在一实施方式中，多个存储芯片是闪速存储器。在一实施方式中，多个存储芯片搭载能够与自外部供给的时钟信号同步地进行数据的输入输出的串行接口功能。

根据本发明，由于使被选择的存储芯片中的编程时间比未被选择的存储芯片中的编程时间长，因此，可防止尽管未被选择的存储芯片是忙碌状态，但被选择的存储芯片不是忙碌状态这一现象的产生。

附图说明

图1是表示本发明的实施例的单片堆叠的闪速存储器件的概略构成的图；

图2是表示本发明的实施例的主侧的存储芯片的概略构成的框图；

图3是对本发明的实施例的单片堆叠中的与状态寄存器相关的指令的动作进行说明的流程；

图4是对本发明的实施例中的执行wp指令时的基本动作进行说明的流程；

图5是对本发明的第一实施例的执行wp指令时的编程动作的控制进行说明的流程图；

图6是表示本发明的第一实施例的执行wp指令时的主芯片与从芯片的状态转变的时序图；

图7是表示本发明的第二实施例的执行wp指令时的主芯片与从芯片的状态转变的时序图；

图8是表示本发明的第三实施例的执行wp指令时的主芯片与从芯片的状态转变的时序图。

附图标号说明：

10：主计算机

100：闪速存储器件

200：主芯片

210、310：存储阵列

220、320：周边电路

221：地址寄存器

222：字线选择电路

223：页面缓冲器/感测电路

224：列选择电路

225：状态寄存器

226：内部电压产生电路

230、330：控制器

240、340：输入输出电路

300：从芯片

blk(0)、blk(1)、…、blk(m-1)：存储块

nm、ns：编程脉冲数(编程脉冲次数)

s100～s130、s200～s220、s300～s330：步骤

t1、t2、t3、t4、t5：时刻

tpgm：编程时间

twait：等待时间

vers：擦除电压

vpgm：编程电压

vpass：通过电压

vread：读出电压

具体实施方式

接下来，参照附图对本发明的实施方式进行详细说明。在优选方式中，本发明的半导体存储装置是将主侧的存储芯片与一个或多个从侧的存储芯片堆叠而成的nand型或者或非(nor)型的闪速存储器。但是，本发明的半导体存储装置也可以包含与闪速存储器为不同种类的动态随机存取存储器(dram)等存储芯片或其他存储芯片。进而，闪速存储器还能搭载能够与时钟信号同步地进行数据的输入输出的串行接口功能。

图1中示出本发明的实施例的单片堆叠的闪速存储器件的概略构成。闪速存储器件100包含主侧的存储芯片200(主芯片)、与至少一个从侧的存储芯片300(从芯片)。本例中，例示了一个从芯片300，但闪速存储器件100也可以包含两个以上的从芯片。闪速存储器件100例如包括球栅阵列(bga)封装或芯片级封装(csp)封装。例如，bga封装是将经堆叠的主芯片和从芯片覆晶(flipchip)安装在柔性电路基板上，或者通过打线接合(wire-bonding)而连接于电路基板。

主芯片200包括：存储阵列210，包含多个nand串单元(stringunit)；周边电路220，包含进行存储阵列的行或列的选择的解码器或页面缓冲器/感测电路等；控制器230，控制主芯片200整体的动作；输入输出电路240，经由外部端子而在与主计算机10之间构成信号等的收发的外部接口。从芯片300具有与主芯片200相同的构成，即，包括：存储阵列310，包含多个nand串单元；周边电路320，包含进行存储阵列的行或列的选择的解码器或页面缓冲器/感测电路等；控制器330，控制从芯片300整体的动作；输入输出电路340，经由外部端子而在与主计算机10之间构成信号等的收发的外部接口。再者，闪速存储器件100的外部端子可为主芯片200与从芯片300所共用。

主芯片200的输入输出电路240及从芯片300的输入输出电路340例如可包含：数据输入输出用的外部端子、用以输入控制信号(地址锁存使能(addresslatchenable)、指令锁存使能(commandlatchenable)等)的外部端子、输出忙碌信号/就绪(ready)信号的外部端子、用以输入时钟信号的端子等。但是，搭载有spi功能的闪速存储器件是利用与nor型闪速存储器的互换性进行动作，因此，应注意到也可以包含输入数据的输入端子、输出数据的输出端子、输入时钟信号的时钟端子、芯片选择端子、写保护端子等，而未必具备输出忙碌信号或就绪信号的端子这一点。

主芯片200及从芯片300经由输入输出电路240及输入输出电路340而连接于主计算机10，主计算机10对闪速存储器件100赋予读出、编程、擦除、读出状态寄存器的内容的读指令、进行对状态寄存器的写入的写指令、用以将状态寄存器或一次性编程区域锁定的wp指令等。主芯片200及从芯片300监视自主计算机10经由输入输出电路240及输入输出电路340所输入的地址，并判定自身是否被选择。主芯片200或从芯片300在自身被选择时，执行由主计算机10赋予的指示。但是，在接收到进行状态寄存器的写入的写指令的情况下，主芯片200及从芯片300分别执行写指令，并对各自的状态寄存器写入相同内容，进而，在接收到wp指令的情况下，主芯片200及从芯片300也分别执行wp指令，并进行状态寄存器/一次性编程区域的锁定动作。另外，在接收到状态寄存器的读指令的情况下，被选择的存储芯片读出状态寄存器的内容并将其输出。

图2是表示本实施例的主芯片的内部构成的图。主芯片200包括：存储阵列210，其中多个存储阵列排列成矩阵状；周边电路220；控制器230；以及输入输出电路240。再者，从芯片300具有与主芯片200相同的构成，因此，这里，仅对主芯片200的内部构成进行说明。

周边电路220包括：地址寄存器221，经由输入输出电路240接收地址数据；字线选择电路222，基于来自地址寄存器221的行地址信息ax来进行块的选择及字线的选择等；页面缓冲器/感测电路223，保持自字线选择电路222所选择的页面中读出的数据，或者保持应在所选择的页面编程的输入数据；列选择电路224，基于来自地址寄存器221的列地址信息ay来选择页面缓冲器/感测电路223内的列地址的数据；状态寄存器225，保存针对闪速存储器的动作或规格等而由用户设定的保护信息或者闪速存储器是否处于忙碌状态的信息等；以及内部电压产生电路226，生成数据的读出、编程和擦除等所需的各种电压(写入电压vpgm、通过电压vpass、读出电压vread、擦除电压vers等)。控制器230自输入输出电路240接收指令来控制主芯片200的动作。

存储阵列210在列方向具有m个存储块blk(0)、blk(1)、…、blk(m-1)。在一个存储块中形成有多个将多个存储阵列串联连接而成的nand串单元。存储阵列进而包含无法由用户访问的冗余区域或一次性编程区域。

在存储阵列210的读出动作时，对位线施加正电压，对被选择的字线施加例如0v，对未被选择的字线施加通过电压，对共用源极线施加0v。在编程动作时，对被选择的字线施加高电压的编程电压vpgm，对未被选择的字线施加中间电位，将与数据“0”或“1”相应的电位供给至位线gbl。在擦除动作时，对块内的被选择的字线施加0v，对p阱施加高电压，将浮动栅极的电子抽出至基板，由此以块为单位来擦除数据。

主计算机10在使闪速存储器件100执行所需动作时，对闪速存储器件100输出指令或地址等。控制器230/控制器330基于来自主计算机10的地址来判定自身是否被选择，若判定为自身被选择，则执行来自主计算机10的指令。但是，来自主计算机10的指令为进行对状态寄存器的写入的写指令或者状态寄存器的wp指令的情况是例外，控制器230/控制器330在接收到这些指令时，无论地址如何，均在各自的芯片中执行写指令或wp指令。

在状态寄存器的读指令的情况下，被选择的存储芯片输出状态寄存器的内容。

图3中示出与状态寄存器相关的指令的动作流程。控制器230/控制器330若自主计算机10接收指令(s100)，则判定所述指令是否符合与状态寄存器相关的写指令或wp指令(s110)。若为与状态寄存器相关的指令，则在被选择的存储芯片及未被选择的存储芯片中分别执行与状态寄存器相关的指令(s120)，若为除此以外的指令，则被选择的存储芯片执行指令(s130)。

接下来，图4中示出执行wp指令时的动作流程。若接收到wp指令(s200)，则控制器230/控制器330执行wp指令，并将用以锁定状态寄存器/一次性编程区域的锁定信息设定于熔丝寄存器中(s210)。例如，对分别分配于状态寄存器/一次性编程区域中的熔丝寄存器的位设定“1”。若在熔丝寄存器中作为锁定信息而被设定为“1”，则禁止由之后的写指令对状态寄存器或一次性编程区域的访问。

另外，控制器230/控制器330在执行wp指令的情况下，进而将写入至状态寄存器中的保护信息与设定于熔丝寄存器中的锁定信息编程于存储阵列的预定冗余区域(s220)。所述动作是对存储阵列的选择页面的通常编程。状态寄存器或熔丝寄存器为易失性，当将闪速存储器断开电源时，保存于这些寄存器中的数据被擦除。当再接通闪速存储器的电源时，控制器230/控制器330自存储阵列的冗余区域中读出保护信息及锁定信息，并将所读出的保护信息及锁定信息载入至状态寄存器及熔丝寄存器中。

以下对本发明的第一实施例的执行wp指令时的保护信息及锁定信息的编程控制进行说明。为方便说明，将被选择的存储芯片设为主芯片，将未被选择的存储芯片设为从芯片。

在第一实施例中，当在主芯片及从芯片中执行wp指令时，确保主芯片的忙碌期间比从芯片的忙碌期间长。具体来说，控制器230/控制器330对编程动作进行控制，使得在主芯片中将保护信息及锁定信息编程时的编程时间tm比在从芯片中将保护信息及锁定信息编程时的编程时间ts长(tm＞ts)。

关于编程，通常利用增量阶跃脉冲编程(incrementalsteppulseprogramming，ispp)来施加编程脉冲，并根据验证(verify)的合格与否来施加下一个编程脉冲，但在本实施例中，将对主芯片施加的编程脉冲数nm固定，将对从芯片施加的编程脉冲数ns固定，并设定为编程脉冲数nm＞编程脉冲数ns。另外，使将保护信息及锁定信息进行编程的位的验证始终不合格。另外，调整编程电压及脉冲施加时间以使保护信息及锁定信息是通过一次或者比nm/ns少的编程脉冲次数被编程，并使验证不合格，另一方面，接下来施加编程脉冲时，也可以对被选择的位线设置成为禁止编程的数据“1”。这样，使主芯片的编程以编程脉冲数nm强制结束，从芯片的编程以编程脉冲数ns强制结束。与所述编程脉冲次数nm、编程脉冲次数ns或验证动作相关的控制信息也可以作为修整信息而预先设定于存储阵列的冗余区域，或者可由用户适当设定变更。控制器230/控制器330在执行wp指令时，基于所述控制信息来控制编程。

这样，在主芯片及从芯片同时执行wp指令的情况下，以主芯片的编程时间始终比从芯片的编程时间长的方式控制编程，或者以从芯片的编程时间始终比主芯片的编程时间短的方式控制编程。藉此，当响应于来自主计算机的读指令而主芯片输出状态寄存器的内容时，可避免出现从芯片是忙碌状态而主芯片不是忙碌状态(就绪状态)的不良状况。换句话说，当主芯片输出就绪状态时，从芯片始终处于就绪状态。

图5中示出第一实施例的编程动作的流程。当自主计算机10发出wp指令时(s300)，判定自身是否为被选择的存储芯片(s310)，在自身被选择的情况下，控制器230/控制器330以编程脉冲次数nm将保护信息及锁定信息编程于存储阵列的冗余区域(s320)，若未被选择，则以编程脉冲次数ns将保护信息及锁定信息编程于存储阵列的冗余区域(s330)。

图6中示出本实施例的主芯片及从芯片的忙碌状态的转变。在时刻t1，若输入wp指令，则主芯片及从芯片执行wp指令，主芯片及从芯片成为忙碌状态。然后，从芯片在时刻t2结束锁定信息及保护信息的编程，忙碌状态结束。主芯片在自时刻t2起延迟了的时刻t3，结束锁定信息及保护信息的编程，忙碌状态结束。这样，从芯片的忙碌状态必定比主芯片的忙碌状态更早地结束。

在搭载有spi功能的闪速存储器中，用以输出忙碌信号/就绪信号的外部端子并非必需，可通过读出状态寄存器来监视是否为忙碌状态。但是，若闪速存储器具备输出忙碌信号/就绪信号的外部端子时，可经由外部端子将忙碌信息输出至主计算机。

接下来，对本发明的第二实施例进行说明。在第一实施例中，由于主芯片及从芯片同时执行wp指令，因此，将保护信息及锁定信息编程时的消耗电流成为两倍。本发明的第二实施例为了避免两倍的消耗电流，使主芯片及从芯片不同时执行编程，因此导入编程的等待时间。

本发明的第二实施例通过在各存储芯片中准备内部计数器，其中一个存储芯片利用计数器来计数等待时间，直至另一个存储芯片的编程动作结束的时间为止，并在另一个存储芯片的编程动作结束后，开始编程动作。另外，在另一个存储芯片进行编程动作期间，其中一个存储芯片利用计数器来计数等待时间，从而使忙碌状态持续。

举例而言，假设主芯片先进行编程动作。首先，主芯片若接收到wp指令，则立即开始编程动作。另一方面，从芯片等待编程的开始，直至主芯片成为就绪状态为止。此处，以从芯片的等待时间twait比主芯片的编程时间tpgm大的方式设置从芯片的计数值(twait＞tpgm)。

接着，当主芯片结束编程时，从芯片开始编程。在从芯片的编程动作过程中，主芯片使忙碌状态持续。此处，以主芯片的等待时间twait比从芯片的编程时间tpgm大的方式设置主芯片的计数值(twait＞tpgm)。

图7中示出本实施例的主芯片及从芯片的忙碌状态的转变。当在时刻t1自主计算机输入wp指令时，主芯片执行wp指令，即，将保护信息及锁定信息编程于存储阵列的冗余区域。此处，主芯片的编程脉冲数nm1固定为预定数量，且与第一实施例同样地，主芯片在施加了编程脉冲数nm1后，强制结束编程。因此，主芯片中的编程时间tpgm是一定的。

另一方面，从芯片在时刻t1不执行wp指令，并根据设定于计数器中的计数值进入等待时间状态。此处，将从芯片的等待时间twait设定得比主芯片所需的编程时间tpgm长一些。

接着，主芯片在时刻t2结束编程动作，此时，从芯片仍处于等待时间中。主芯片一结束编程动作后，便根据设定于计数器中的时间，进入等待时间状态，在此期间，使忙碌状态持续。

在自时刻t2起经过一定时间后的时刻t3，从芯片刚一结束等待时间便开始编程。此处，从芯片的编程脉冲数ns1固定为预定数量，且与第一实施例时同样地，从芯片在施加了编程脉冲数ns1时，强制结束编程。因此，从芯片中的编程时间tpgm是一定的。另外，将主芯片的等待时间twait被设定得比从芯片的编程时间tpgm长。

在时刻t4，从芯片结束编程，在自时刻t4起经过一定时间后的时刻t5，主芯片的等待时间结束，主芯片的忙碌状态结束。藉此，从芯片的忙碌必定在主芯片的忙碌结束之前结束，从而可防止当主芯片的忙碌结束时从芯片的忙碌未结束的不良状况。

另外，在确定编程动作的容许时间tallow的情况下，可以通过使主芯片的编程时间tpgm与从芯片的编程时间tpgm的合计值小于容许时间tallow的方式设定编程时间tpgm。例如，当容许时间tallow为700μs，一次编程脉冲的施加时间为50μs时，考虑到主芯片的编程结束时刻t2与从芯片的编程开始时刻t3的不连续时间，可将主芯片的编程脉冲数nm1设定为六次以下(tpgm＝300μs)，并将从芯片的编程脉冲数ns1设定为六次以下(tpgm＝300μs)。

接下来，对本发明的第三实施例进行说明。当自主计算机10发出状态寄存器的读指令时，主芯片(即被选择的存储芯片)的状态寄存器的内容被输出至主计算机。因此，在第三实施例中，当发出wp指令时，是先使从芯片执行wp指令，之后使主芯片执行wp指令。

图8中示出第三实施例的主芯片与从芯片的忙碌状态的转变。当在时刻t1主计算机输入wp指令时，从芯片执行wp指令，即，将保护信息及锁定信息编程于存储阵列的冗余区域。此处，从芯片的编程脉冲数ns2固定为预定数量，且与第一实施例时同样地，从芯片在施加了编程脉冲数ns2时，强制结束编程。因此，从芯片中的编程时间tpgm是一定的。

另一方面，主芯片在时刻t1不执行wp指令，并根据设定于计数器中的计数值进入等待时间的状态。此处，将主芯片的等待时间twait设定得比从芯片的编程时间tpgm长一些。

在时刻t2，从芯片结束编程动作。之后，在时刻t3，主芯片刚一结束等待时间便开始编程，并在时刻t4结束编程。这里应注意的是，主芯片的编程脉冲数不固定，也不强制使验证不合格，而是与通常编程时同样地进行。即，在保护信息及锁定信息的验证合格的时间点，编程即结束。藉此，能够使执行wp指令所需要的时间比第二实施例时短。另外，值得一提的是，在第三实施例中，由于仅主芯片实施等待时间，因此从芯片中不需要内部计数器。

虽然上述实施例的主芯片及从芯片皆是以nand型闪速存储器进行说明，但本发明亦可应用于nor型的主芯片及从芯片。

以上，虽然上述实施例对本发明的优选实施方式进行了详细叙述，但非用以限定本发明，技术人员当可在权利要求所记载的范围内，进行各种变形、变更。