用于多区块存储器的接口电路的制作方法

本申请要求在韩国知识产权局于2018年1月10日提交的韩国专利申请no.10-2018-0003595和于2018年5月9日提交的韩国专利申请no.10-2018-0053348的优先权，所述申请的公开内容通过引用方式整体并入本文中。

本发明构思涉及一种电子电路，并且更具体地说，涉及一种用于存储器的接口电路。

背景技术：

随着诸如计算机、移动电话和智能电话等的信息装置发展，更多的信息被存储在这些装置中并通过其处理。因此，信息装置要求高性能存储器装置。由于半导体存储器利用低功率来操作，因此半导体存储器用作存储器装置。

为了实现高容量存储器系统，使用包括多个区块的多区块存储器系统。在多区块存储器系统中，多个区块可共享一个通道。因此，存储器系统的总容量可增大而不增加通道的数量。

技术实现要素：

根据本发明构思的示例性实施例，提供了一种电子电路，该电子电路包括：第一延迟线电路，其被构造为通过延迟第二数据选通来产生第一数据选通，以使得第一数据选通的边沿在第一时间间隔中对齐，其中第一数据信号在所述第一时间间隔内具有一个逻辑值；以及采样电路，其被构造为在第一数据选通的边沿对第一数据信号采样，其中，多个数据信号包括第一数据信号和第二数据信号，其中所述多个数据信号的时序从参考数据选通的参考时序偏离多个时长，其中，第一数据信号的时序从参考时序偏离所述多个时长中的第一时长，并且其中，第二数据选通的边沿在第二时间间隔中对齐，其中所述第二数据信号在所述第二时间间隔内具有一个逻辑值，其中第二数据信号的时序从参考时序偏离所述多个时长中的最短时长。

根据本发明构思的示例性实施例，提供了一种电子电路，该电子电路包括：合并电路，其被构造为通过延迟第二数据选通来产生第一数据选通，以使得第一数据选通的边沿在第一时间间隔中对齐，并且响应于第一数据选通的边沿对第一数据信号采样，其中所述第一数据信号在所述第一时间间隔内具有一个逻辑值，其中，第一数据信号的时序从参考数据选通的参考时序偏离第一时长；以及分流电路，其被构造为通过延迟参考数据选通来产生第二数据选通，以使得第二数据选通的边沿在第二时间间隔中对齐，其中第二数据信号在所述第二时间间隔内具有一个逻辑值，其中，第二数据信号的时序从参考时序偏离第二时长，其中，多个数据信号包括第一数据信号和第二数据信号，其中所述多个数据信号的时序从参考时序偏离多个时长，并且其中，第二时长是所述多个时长中的最短时长。

根据本发明构思的示例性实施例，提供了一种电子电路，该电子电路包括：第一延迟线电路，其被构造为通过调整从参考数据选通产生的第二数据选通的时序来产生第一数据选通；以及采样电路，其被构造为基于第一数据选通对第一数据信号采样，其中，第一数据信号的时序从参考数据选通偏离第一时长，其中，第二数据信号是多个数据信号中的一个，其中所述多个数据信号的时序从参考数据选通的参考时序偏离多个时长，并且其中，第二数据选通具有用于对第二数据信号采样的时序，其中，第二数据信号的时序从参考数据选通偏离所述多个时长中的最小时长。

附图说明

本发明构思的以上和其它特征将通过参照附图来详细描述其示例性实施例变得显而易见。

图1是示出根据本发明构思的示例性实施例的存储器系统的框图；

图2是示出根据本发明构思的示例性实施例的图1的存储器的构造的框图；

图3是示出根据本发明构思的示例性实施例的图1的接口电路的构造的框图；

图4是示出根据本发明构思的示例性实施例的图3的dqs分流电路的构造的框图；

图5是示出根据本发明构思的示例性实施例的图3的合并电路的构造的框图；

图6是示出根据本发明构思的示例性实施例的图5的采样电路的构造的框图；

图7是示出根据本发明构思的示例性实施例的用于确定与图1的数据信号和数据选通关联的延迟的训练的时序图；

图8是示出根据本发明构思的示例性实施例的由图1的存储器系统产生的信号的变化的时序图；

图9是示出根据本发明构思的示例性实施例的由图1的存储器系统产生的信号的变化的时序图；

图10是示出根据本发明构思的示例性实施例的图5的合并电路的存储器和接口电路的框图；

图11是示出根据本发明构思的示例性实施例的图3的合并电路的框图；

图12是示出根据本发明构思的示例性实施例的由图1的存储器系统产生的信号的变化的时序图；

图13是示出根据本发明构思的示例性实施例的由图1的存储器系统产生的信号的变化的时序图；

图14是示出根据本发明构思的示例性实施例的图11的合并电路的存储器和接口电路的框图；

图15是示出根据本发明构思的示例性实施例的图1的存储器系统的操作的流程图；

图16是示出根据本发明构思的示例性实施例的包括图1的存储器系统的电子装置的框图。

具体实施方式

图1是示出根据本发明构思的示例性实施例的存储器系统的框图。

参照图1，存储器系统100可包括存储器110和存储器控制器10。存储器控制器10可包括接口电路120和控制电路130。

存储器110可存储数据，并且可接收以及输出数据。存储器110可通过接口电路120从控制电路130接收命令信号。存储器110可响应于所述命令信号执行读操作。存储器110可通过读操作读取存储在存储器单元中的数据。存储器单元包括在存储器110中。存储器110可产生指示读数据的数据信号dq。例如，数据信号dq可具有指示数据的逻辑值。存储器110可将数据信号dq输出至接口电路120。

数据信号dq可指示与一时间段的数据选通dqs相对应的m比特数据(m为自然数)。例如，数据信号dq可包括“m”个数据信号。“m”个数据信号中的每一个可指示与所述时间段的数据选通dqs相对应的1比特数据。存储器110可包括一个或更多个区块，如将参照图2来描述的。区块可为被构造为输入/输出特定大小的数据的存储器单位。例如，一个区块可利用一个存储器模块等来实现。存储器110中的每个区块可产生将被包括在数据信号dq中的一个或多个数据信号。

例如，存储器110可包括：易失性存储器，其被构造为支持诸如静态随机存取存储器(sram)、动态ram(dram)或同步dram(sdram)的多区块系统；或者非易失性存储器，其例如闪速存储器、相变ram(pram)、磁阻ram(mram)、电阻ram(reram)或铁电ram(fram)。可替换地，存储器110可包括异构存储器。

存储器110中的各个区块可产生将用于读取数据信号dq的数据选通dqs。存储器110可将由各个区块产生的数据选通dqs输出至接口电路120。

例如，数据选通dqs可具有周期性的高逻辑值和低逻辑值。数据选通dqs可包括其中数据选通dqs的逻辑值从低逻辑值改变为高逻辑值的间隔(下文中可称作“上升沿”)。数据选通dqs可包括其中数据选通dqs的逻辑值从高逻辑值改变为低逻辑值的间隔(下文中可称作“下降沿”)。将参照图2更全面地描述存储器110的构造和操作。

接口电路120可从存储器110接收数据信号dq和数据选通dqs。接口电路120可从控制电路130接收信号slc和信号sld。例如，接口电路120可基于信号slc来延迟数据选通dqs。例如，接口电路120可基于信号sld来延迟数据信号dq或数据选通dqs。

接口电路120可响应于数据选通dqs，对从存储器110的一个或多个区块产生的数据信号dq采样。例如，接口电路120可响应于数据选通dqs的上升沿和下降沿对由数据信号dq指示的数据采样。接口电路120可通过采样产生高数据信号dqh和低数据信号dql。

由于数据信号dq指示与所述时间段的数据选通dqs相对应的m比特数据，因此一对高数据信号dqh和低数据信号dql可指示与所述时间段的数据选通dqs相对应的m比特数据。例如，高数据信号dqh可包括“m/2”个高数据信号。低数据信号dql可包括“m/2”个低数据信号。“m/2”个高数据信号和“m/2”个低数据信号中的每一个可指示与所述时间段的数据选通dqs相对应的1比特数据。

高数据信号dqh和低数据信号dql可具有数据信号dq的逻辑值。因此，所述一对高数据信号dqh和低数据信号dql可指示数据信号dq的数据。接口电路120可将高数据信号dqh和低数据信号dql输出至控制电路130。将参照图3来描述接口电路120的构造和操作。

图1示出了其中接口电路120和控制电路130彼此独立的示例。然而，根据本发明构思的另一示例性实施例，接口电路120的全部或一部分可包括在控制电路130中。

控制电路130可通过接口电路120接收高数据信号dqh和低数据信号dql。控制电路130可获得由高数据信号dqh和低数据信号dql指示的数据。获得的数据可由诸如处理器的处理装置(参照图16)使用。

控制电路130可存储关于数据信号dq和数据选通dqs的延迟的信息。例如，控制电路130可存储基于训练来确定的、关于数据信号dq和数据选通dqs的延迟的信息。控制电路130可基于存储的信息产生用于延迟数据选通dqs的信号slc。控制电路130可基于存储的信息产生用于延迟数据信号dq或数据选通dqs的信号sld。

基于训练确定的延迟可与数据选通dqs的上升沿和下降沿以及数据信号dq关联。例如，由于延迟，因为数据选通dqs的上升沿和下降沿布置在特定时间间隔内，所以接口电路120可在裕量充足的情况下对数据信号dq采样。将参照图8、图9、图12和图13来更全面地描述数据选通dqs和数据信号dq的延迟。

信号slc和信号sld中的每一个在图1中示为一个信号。然而，将参照图4、图5和图11来描述信号slc和信号sld中的每一个可包括两个或更多个不同的信号。

图2是示出根据本发明构思的示例性实施例的图1的存储器的构造的框图。

参照图2，存储器110可包括第一区块111_1至第n区块111_n。存储器110在图2中示为包括三个或更多个区块。然而，应该理解，本发明构思可包括少于三个区块。

如参照图1的描述，数据信号dq可包括“m”个数据信号。例如，图1的数据信号dq可包括数据信号dq1。数据信号dq1可指示与所述时间段的数据选通dqs相对应的1比特数据。下文中，将参照图2至图6来描述包括在数据信号dq中的“m”个数据信号中的数据信号dq1。

参照图1和图2，区块111_1至111_n可响应于通过接口电路120从控制电路130接收到的命令信号产生数据信号dq1和数据选通dqs。可响应于命令信号，仅通过区块111_1至111_n中的一个区块选择性地产生数据信号dq1和数据选通dqs。

例如，在第一时间间隔期间，第一区块111_1可产生数据信号dq1和数据选通dqs。然后，在不与第一时间间隔重叠的第二时间间隔期间，第一区块111_1可不产生数据信号dq1和数据选通dqs，并且第二区块111_2可产生数据信号dq1和数据选通dqs。另外，在不与第一时间间隔和第二时间间隔重叠的第三时间间隔期间，第三区块111_3可产生数据信号dq1和数据选通dqs。可将通过第一区块111_1至第n区块111_n中的一个产生的数据信号dq1和数据选通dqs输出至接口电路120。

图3是示出根据本发明构思的示例性实施例的图1的接口电路的构造的框图。参照图3，接口电路120可包括dqs分流电路121和合并电路122。

dqs分流电路121可从存储器110接收数据选通dqs。dqs分流电路121可从控制电路130接收信号slc。dqs分流电路121可基于数据选通dqs和信号slc产生数据选通dqs_r1至dqs_rn。

例如，dqs分流电路121可通过分别将数据选通dqs延迟特定时间来产生数据选通dqs_r1至dqs_rn。将参照图4来描述用于产生数据选通dqs_r1至dqs_rn的示例方法。dqs分流电路121可将第一数据选通dqs_r1至第n数据选通dqs_rn输出至合并电路122。

合并电路122可从存储器110接收数据信号dq1。合并电路122可从dqs分流电路121接收数据选通dqs_r1至dqs_rn。

例如，合并电路122可基于信号sld来延迟数据信号dq1或者数据选通dqs_r1至dqs_rn中的每一个。将参照图5来描述用于延迟数据信号dq1的合并电路122的示例构造。将参照图11来描述用于延迟数据选通dqs_r1至dqs_rn的合并电路122的示例构造。

合并电路122可基于数据选通dqs_r1至dqs_rn对延迟的数据信号dq1采样(参照图5)。可替换地，合并电路122可基于延迟的数据选通dqs1_r1至dqs1_rn对数据信号dq1采样(参照图11)。

合并电路122可通过采样来产生高数据信号dq1h和低数据信号dq1l。一对高数据信号dq1h和低数据信号dq1l可指示数据信号dq1的数据。合并电路122可将高数据信号dq1h和低数据信号dq1l输出至控制电路130。将参照图5和图6来描述其中高数据信号dq1h和低数据信号dq1l通过合并电路122来输出的方法。

图4是示出根据本发明构思的示例性实施例的图3的dqs分流电路的构造的框图。图3的dqs分流电路121可包括图4的dqs分流电路200。

参照图4，dqs分流电路200可包括“与”运算器210_1至210_n和延迟线220_1至220_n。延迟线220_1至220_n中的每一个可包括被构造为对信号进行延迟的电子电路。例如，延迟线220_1至220_n中的每一个可包括一个或多个缓冲器。

图4示出了dqs分流电路200，其包括三个或更多个“与”运算器210_1至210_n以及三个或更多个延迟线220_1至220_n，但是本发明构思可包括少于三个“与”运算器210_1至210_n以及少于三个延迟线220_1至220_n。“与”运算器210_1至210_n在图4中示出，但是本发明构思可包括各种其它逻辑电路，所述各种其它逻辑电路被构造为相对于特定输入信号输出与从“与”运算器210_1至210_n输出的信号基本相同的信号。

dqs分流电路200可从控制电路130接收第一门信号g1至第n门信号gn。“与”运算器210_1至210_n可响应于第一门信号g1至第n门信号gn，将数据选通dqs分别传递至延迟线220_1至220_n。

如参照图2所描述的，可通过存储器110中的第一区块111_1至第n区块111_n中的一个产生数据信号dq1。存储器110可在控制电路130的控制下输出与第一区块111_1至第n区块111_n中的一个相对应的数据信号dq1。门信号g1至gn可与产生数据信号dq1的区块关联。

例如，控制电路130可将第一门信号g1至第n门信号gn中的具有高逻辑值的门信号输出至产生数据信号dq1的区块。“与”运算器210_1至210_n可响应于具有高逻辑值的第一门信号g1至第n门信号gn将数据选通dqs分别输出至延迟线220_1至220_n。

例如，第一门信号g1可与第一区块111_1关联。第一区块111_1可响应于从控制电路130接收到的命令信号产生数据信号dq1。相应地，控制电路130可将具有高逻辑值的第一门信号g1输出至“与”运算器210_1。另外，控制电路130可将具有低逻辑值的第二门信号g2至第n门信号gn分别输出至“与”运算器210_2至210_n。

“与”运算器210_1可响应于具有高逻辑值的第一门信号g1，将数据选通dqs传递至延迟线220_1。“与”运算器210_2至210_n可响应于具有低逻辑值的第二门信号g2至第n门信号gn，将具有低逻辑值的信号分别输出至延迟线220_2至220_n。

延迟线220_1至220_n可从“与”运算器210_1至210_n接收数据选通dqs。延迟线220_1至220_n可分别接收第一至第n信号(slc1至slcn)。图1和图3的信号slc可包括输入至延迟线220_1至220_n的第一信号slc1至第n信号slcn。如参照图1所描述的，信号slc可与数据选通dqs的延迟关联。因此，第一信号slc1至第n信号slcn可与数据选通dqs的延迟关联。

延迟线220_1至220_n可分别基于第一至第n信号slc_1至slc_n，将数据选通dqs延迟特定时间。将参照图8和图12来描述延迟线220_1至220_n中的每一个将数据选通dqs延迟多少。延迟线220_1至220_n可将数据选通dqs延迟，以分别产生第一数据选通dqs_r1至第n数据选通dqs_rn。延迟线220_1至220_n可将第一至第n数据选通dqs_r1至dqs_rn分别输出至图3的合并电路122。

当门信号g1至gn中的一个具有高逻辑值而其余门信号g1至gn具有低逻辑值时，可从“与”运算器210_1至210_n中的一个输出数据选通dqs，并且可从其余的“与”运算器210_1至210_n输出具有低逻辑值的信号。因此，dqs分流电路200可响应于门信号g1至gn中的高逻辑值的一个来分别输出数据选通dqs_r1至dqs_rn中的一个。

由于输出数据选通dqs_r1是基于响应于第一门信号g1的高逻辑值而输出的数据选通dqs来输出的，因而数据选通dqs_r1可与第一区块111_1关联。如以上描述中，数据选通dqs_r2至dqs_rn可分别与第二区块111_2至第n区块111_n关联。例如，由于输出数据选通dqs_r2是基于响应于第二门信号g2的高逻辑值而输出的数据选通dqs来输出的，因而数据选通dqs_r2可与第二区块111_2关联。

图5是示出根据本发明构思的示例性实施例的图3的合并电路的构造的框图。图3的合并电路122可包括图5的合并电路300a。

参照图5，合并电路300a可包括延迟线310a_1至310a_n、采样电路320a_1至320a_n以及“或”运算器331a和332a。延迟线310a_1至310a_n可包括被构造为对信号进行延迟的电子电路。例如，延迟线310a_1至310a_n中的每一个可包括一个或多个缓冲器。

“或”运算器331a和332a在图5中示出，然而，应该理解，本发明构思可包括各种其它逻辑电路，所述各种其它逻辑电路被构造为关于特定输入信号输出与从“或”运算器331a和332a输出的信号基本相同的信号。

延迟线310a_1至310a_n中的每一个可从存储器110接收数据信号dq1。延迟线310a_1至310a_n可分别从控制电路130接收第一信号sld_dq1至第n信号sld_dqn。图1和图3的信号sld可包括第一信号sld_dq1至第n信号sld_dqn。如参照图1所描述的，信号sld可与数据信号dq1的延迟关联。因此，第一信号sld_dq1至第n信号sld_dqn可与数据信号dq1的延迟关联。

延迟线310a_1至310a_n可分别基于第一信号sld_dq1至第n信号sld_dqn，将数据信号dq1延迟特定时间。将参照图9来描述延迟线310a_1至310a_n中的每一条将数据信号dq延迟多少。延迟线310a_1至310a_n可延迟数据信号dq以分别产生数据信号dq1_r1至dq1_rn。延迟线310a_1至310a_n可将数据信号dq1_r1至dq_rn分别输出至采样电路320a_1至320a_n。

采样电路320a_1至320a_n可分别从延迟线310a_1至310a_n接收数据信号dq1_r1至dq1_rn。采样电路320a_1至320a_n可从dqs分流电路121或200接收数据选通dqs_r1至dqs_rn。

采样电路320a_1至320a_n可响应于数据选通dqs_r1至dqs_rn分别产生高数据信号dq1h_r1至dq1h_rn以及低数据信号dq1l_r1至dq1l_rn。

如参照图1所描述的，采样电路320a_1至320a_n可响应于数据选通dqs_r1至dqs_rn的上升沿和下降沿，分别对数据信号dq1_r1至dq1_rn采样。

例如，采样电路320a_1至320a_n可响应于数据选通dqs_r1至dqs_rn的上升沿，分别从数据信号dq1_r1至dq1_rn产生高数据信号dq1h_r1至dq1h_rn。采样电路320a_1至320a_n可响应于数据选通dqs_r1至dqs_rn的下降沿，分别从数据信号dq1_r1至dq1_rn产生低数据信号dq1l_r1至dq1l_rn。

采样电路320a_1至320a_n可将高数据信号dq1h_r1至dq1h_rn输出至“或”运算器331a。采样电路320a_1至320a_n可将低数据信号dq1l_r1至dq1l_rn输出至“或”运算器332a。

如参照图4所描述的，dqs分流电路121或200可选择性地输出数据选通dqs_r1至dqs_rn中的一个。因此，采样电路320a_1至320a_n中的一个可响应于数据选通dqs_r1至dqs_rn中的一个而操作。因此，采样电路320a_1至320a_n中的一个可输出与采样电路320a_1至320a_n中的一个相对应的高数据信号和低数据信号。高数据信号和低数据信号可指示数据信号dq1的数据。

采样电路320a_1至320a_n中的不从dqs分流电路121或dqs分流电路200接收数据选通的采样电路可不执行采样操作。采样电路320a_1至320a_n中的从dqs分流电路121或dqs分流电路200接收具有低逻辑值的信号的采样电路可输出不指示数据信号dq1的数据的高数据信号和低数据信号。例如，不指示数据信号dq1的数据的高数据信号和低数据信号可具有逻辑值“0”。

“或”运算器331a可从采样电路320a_1至320a_n中的一个接收指示数据信号dq1的数据的高数据信号dq1h_r1至dq1h_rn。“或”运算器332a可从采样电路320a_1至320a_n中的一个接收指示数据信号dq1的数据的低数据信号dq1l_r1至dq1l_rn中的一个。“或”运算器331a可响应于接收到的高数据信号而将高数据信号dq1h输出至控制电路130。“或”运算器332a可响应于接收到的低数据信号而将低数据信号dq1l输出至控制电路130。

从“或”运算器331a输出的高数据信号dq1h可指示接收到的高数据信号的数据。因此，高数据信号dq1h可具有接收到的高数据信号的逻辑值。从“或”运算器332a输出的低数据信号dq1l可指示接收到的低数据信号的数据。因此，低数据信号dq1l可具有接收到的低数据信号的逻辑值。

如上所述，合并电路300a可响应于选择性地接收到的数据选通dqs_r1至dqs_rn中的一个来产生与高数据信号dq1h_r1至dq1h_rn中的一个相对应的高数据信号dq1h以及与低数据信号dq1l_r1至dq1l_rn中的一个相对应的低数据信号dq1l。合并电路300a可将高数据信号dq1h和低数据信号dq1l输出至控制电路130。

例如，一起参照图2、图4和图5，存储器110的第一区块111_1可响应于来自控制电路130的命令信号来输出数据信号dq1。控制电路130可将第一门信号g1输出至“与”运算器210_1。dqs分流电路200可响应于第一门信号g1，将第一数据选通dqs_r1输出至采样电路320a_1。采样电路320a_1可响应于第一数据选通dqs_r1对数据信号dq1_r1采样。通过采样，采样电路320a_1可产生高数据信号dq1h_r1和低数据信号dq1l_r1。

采样电路320a_1可将高数据信号dq1h_r1输出至“或”运算器331a。采样电路320a_1可将低数据信号dq1l_r1输出至“或”运算器332a。“或”运算器331a可响应于从采样电路320a_1提供的高数据信号dq1h_r1将高数据信号dq1h输出至控制电路130。“或”运算器332a可响应于从采样电路320a_1提供的低数据信号dq1l_r1将低数据信号dq1l输出至控制电路130。

如参照图4所描述的，数据选通dqs_r1可与第一区块111_1关联。因此，基于数据选通dqs_r1输出的数据信号dq1h_r1可与第一区块111_1关联。因此，数据信号dq1h_r2至dq1h_rn可分别与第二区块111_2至第n区块111_n关联。例如，基于数据选通dqs_r2输出的数据信号dq1h_r2可与第二区块111_2关联。

与响应于数据选通dqs_r1来产生高数据信号dq1h和低数据信号dq1l的方式相似，可响应于数据选通dqs_r2至dqs_rn来产生高数据信号dq1h和低数据信号dq1l。因此，将省略额外描述以避免冗余。将参照图6来更全面地描述采样电路320a_1至320a_n的操作。

如参照图1所描述的，数据信号dq可包括包括数据信号dq1的“m”个数据信号。因此，图3的合并电路122可包括分别与“m”个数据信号相对应的“m”个合并电路。例如，在其中“m”为八的情况下，合并电路122可包括八个合并电路，所述八个合并电路具有与合并电路300a(参照图10)的构造相同或相似的构造。

图6是示出根据本发明构思的示例性实施例的图5的采样电路的构造的框图。

图5的采样电路320a_1至320a_n可包括图6的采样电路400。下文中，将描述包括在采样电路320a_1中的采样电路400。采样电路400可包括触发器410和触发器420。

一起参照图4、图5和图6，触发器410可从延迟线310a_1接收数据信号dq1_r1以作为输入信号“d”。触发器410可从延迟线220_1接收数据选通dqs_r1作为时钟ck。触发器410可响应于数据选通dqs_r1的上升沿输出具有数据信号dq1_r1的逻辑值的高数据信号dq1h_r1。可在数据选通dqs_r1具有高逻辑值的时间间隔期间保持高数据信号dq1h_r1的逻辑值。

触发器420可从延迟线310a_1接收数据信号dq1_r1，以作为输入信号“d”。触发器420可从延迟线220_1接收数据选通dqs_r1，以作为时钟ckn。触发器420可响应于数据选通dqs_r1的下降沿输出具有数据信号dq1_r1的逻辑值的低数据信号dq1l_r1。可在数据选通dqs_r1具有低逻辑值的时间间隔期间保持低数据信号dq1l_r1的逻辑值。

如参照图4和图5所描述的，数据信号dq1_r1和数据选通dqs_r1可与第一区块111_1关联。因此，基于数据信号dq1_r1和数据选通dqs_r1而输出的高数据信号dq1h_r1和低数据信号dq1l_r1可与第一区块111_1关联。

图7是示出根据本发明构思的示例性实施例的用于确定与图1的数据信号和数据选通关联的延迟的训练的时序图。

存储器110的第一区块111_1至第n区块111_n可产生用于训练目的的数据信号dqi。例如，数据信号dqi可为“m”个数据信号中的从第一区块111_1至第n区块111_n中的一个选择性地产生的一个信号。

为了训练目的，控制电路130可将信号t1、t2、t3和t4按次序输入至包括在合并电路122中的采样电路。信号t1可在时间点“ts”具有上升沿。可通过将信号t1延迟时长△ts1来产生信号t2。可通过将信号t1延迟时长△ts2来产生信号t3。可通过将信号t1延迟时长△ts3来产生信号t4。时长△ts3可比时长△ts2要长，并且时长△ts2可比时长△ts1要长。

包括在合并电路122中的采样电路可基于信号t1至t4对数据信号dqi采样。数据信号dqi可指示来自特定时间点的数据。时间点“ts”可领先于特定时间点。因此，可不响应于信号t1对数据信号dqi的数据采样。数据信号dqi可指示从时间点“ts”经过了“△ts1”之后的数据。因此，可响应于信号t2对数据信号dqi的数据采样。数据信号dqi可指示从时间点“ts”经过了“△ts2”之后的数据。因此，可响应于信号t3对数据信号dqi的数据采样。数据信号dqi可不指示从时间点“ts”经过了“△ts3”之后的数据。因此，可不响应于信号t4对数据信号dqi的数据采样。

控制电路130可基于参照图7描述的训练来确定数据信号dqi从参考时间点“ts”偏离多少时间(例如，控制电路130可决定数据信号dqi的偏移)。例如，控制电路130可确定数据信号dqi从参考时间点“ts”偏离时长△ts1。控制电路130可基于时长△ts1、△ts2和△ts3确定数据信号dqi和数据选通dqs的延迟。例如，控制电路130可确定使得数据选通dqs的边沿位于以下时间点的延迟：所述时间点在从参考时间点“ts”经过了时长△ts1之后的时间点与从参考时间点“ts”经过了时长△ts3之后的时间点之间。将参照图8、图9、图12和图13更全面地描述通过控制电路130来确定延迟的示例方法。

在图7中，数据信号dqi可具有一定长度的时间间隔vdp(以作为时间段)。

图8是示出根据本发明构思的示例性实施例的由图1的存储器系统产生的信号的改变的时序图。

下文中，将参照图8来描述通过图2的第一区块111_1产生的数据信号dq以及与通过所述第一区块111_1产生的数据信号dq关联的信号。如参照图1所描述的，数据信号dq可包括“m”个数据信号。图8的数据信号dqx可为包括在数据信号dq中的“m”个数据信号中的一个。因此，可通过第一区块111_1产生数据信号dqx。通过第二至第n区块111_2至111_n产生的数据信号的变化与通过第一区块111_1产生的数据信号的变化相似，因此，可省略对其的额外描述以避免冗余。

从存储器110产生的(包括在数据信号dq中的)“m”个数据信号的特定时间点可与参考时间点对齐。例如，特定时间点可为当通过数据信号dqx和数据信号dqmax中的每一个指示的数据变化时的时间点。在图8的示例中，特定时间点可为时间点tb或时间点tc。参考时间点可为当数据选通dqs的逻辑值开始变化时的时间点。在图8的示例中，参考时间点可为时间点ta。

由于在传递数据信号dqx的过程中通过各种因素产生的噪声,可发生偏移。例如，通过第一区块111_1产生的数据信号dqx可从数据选通dqs偏离各种时长。换句话说，数据信号dqx可比数据选通dqs滞后或超前特定时长。数据信号dqx的时间点“tb”可从数据选通dqs的参考时间点“ta”偏离。

由于影响数据信号dqx的噪声随时间变化，因此包括在数据信号dq中的数据信号可从数据选通dqs偏离不同时长。数据信号dqmax可为包括在数据信号dq中的数据信号中的偏离最长时长的数据信号。时间点“tc”与数据信号dqmax可从数据选通dqs的参考时间点“ta”偏离多少时间相对应。在图8的示例中，△sk1可指示数据信号dqx从数据选通dqs偏离的时长。△sk2可指示数据信号dqx从数据选通dqs偏离的时长中的最长时长。换句话说，数据信号dqmax从数据选通dqs偏离的时长。

图8的数据选通dqs可为图1至图4的数据选通dqs。图8的数据选通dqs_r1可为图3至图6的数据选通dqs_r1。

数据信号dqmax和数据信号dqx可具有一定长度的时间间隔pt1(以作为时间段)。因此，数据信号dqmax和数据信号dqx中的每一个可指示单位长度的时间间隔pt1中的1比特数据。由于数据信号dqmax从数据选通dqs偏离的时长比数据信号dqx从数据选通dqs偏离的时长要长，因此数据信号dqmax可比数据信号dqx滞后时间间隔△t1。

数据选通dqs的时间段可基本等于数据信号dqx和数据信号dqmax的时间段。如参照图4所描述的，延迟线220_1可基于信号slc_1来延迟数据选通dqs，以输出数据选通dqs_r1。因此，数据选通dqs_r1可比数据选通dqs滞后时间间隔tdqsc1。如参照图1所描述的，时间间隔tdqsc1可具有基于参照图7所描述的训练来确定的长度。信号slc_1可指示时间间隔tdqsc1的长度。

例如，控制电路130可基于通过训练获得的数据信号dqmax的偏移△sk2来确定时间间隔tdqsc1的长度。时间间隔tdqsc1可具有用于将数据选通dqs与数据信号dqmax对齐的长度。在图8的示例中，时间间隔tdqsc1可具有用于将通过延迟数据选通dqs而获得的数据选通dqs_r1的上升沿与下降沿在数据信号dqmax具有特定逻辑值的时间间隔内对齐的长度。例如，数据选通dqs_r1的上升沿可在时间间隔pt1内对齐。因此，当数据选通dqs_r1开始具有高逻辑值的时间点可与时间间隔pt1的中心对齐。

图9是示出根据本发明构思的示例性实施例的由图1的存储器系统产生的信号的变化的时序图。

图9的数据信号dqmax、数据信号dqx和数据选通dqs_r1可分别为图8的数据信号dqmax、数据信号dqx和数据选通dqs_r1。可通过在图3的合并电路122处延迟数据信号dqx来产生图9的数据信号dqx_r1。

如参照图5所描述的，可从数据信号dq1产生数据信号dq1_r1至dq1_rn。如以上描述中，可从数据信号dqx产生“n”个数据信号。数据信号dqx_r1可为“n”个数据信号中的一个。数据信号dqx_r1可比数据信号dqx滞后时间间隔tdq。如参照图1所描述的，时间间隔tdq可具有基于参照图7所描述的训练来确定的长度。信号sld_dq1(例如，输入至延迟线310a_1的信号中的一个)可指示时间间隔tdq的长度。

例如，控制电路130可基于通过训练获得的数据信号dqx的偏移△sk1来确定时间间隔tdqsc1的长度。时间间隔tdq可具有用于使数据信号dqx与数据信号dqmax对齐的长度。在图9的示例中，时间间隔tdq可具有用于使通过延迟数据信号dqx而获得的数据信号dqx_r1的上升沿和下降沿分别与数据信号dqmax的上升沿和下降沿对齐的长度。因此，由于数据信号dqx_r1的时间造成的变化可与由于数据信号dqmax的时间造成的变化相似。

上面参照图9描述了与时间间隔pt1的中心对齐的数据选通dqs_r1。然而，应该理解，本发明构思可产生将具有与时间间隔pt1的其它部分对齐的边沿的数据选通dqs_r1。

通过参照图8和图9描述的方法，接口电路120可基于信号slc来延迟数据选通dqs_r1至dqs_rn，以使得数据选通dqs_r1至dqs_rn与数据信号dqmax对齐。如在通过延迟线310a_1至310a_n从数据信号dq1产生“n”个数据信号dq1_r1至dq1_rn的方法中，可通过延迟线310a_1至310a_n从数据信号dqx产生“n”个数据信号。接口电路120可基于信号sld来延迟所述“n”个数据信号，以使得从数据信号dqx产生的所述“n”个数据信号分别与数据选通dqs_r1至dqs_rn对齐。

通过参照图8和图9描述的过程，接口电路120可延迟数据信号dqx，以使得数据选通dqs_r1的上升沿和下降沿与数据信号dqx具有特定逻辑值的时间间隔对齐。如在上述处理中，数据选通dqs_r1至dqs_rn的上升沿和下降沿可分别与从数据信号dqx产生的数据信号对齐，并因此将省略对其的额外描述以避免冗余。

随着数据选通dqs_r1与数据信号dqx_r1对齐，图5的采样电路320a_1可基于数据选通dqs_r1，在裕量充足的情况下对数据信号dqx_r1采样。如以上描述中，图5的采样电路320a_2至320a_n可在裕量充足的情况下对从数据信号dqx产生的数据信号分别采样。

图10是示出根据本发明构思的示例性实施例的图5的合并电路的存储器和接口电路的框图。

如参照图1所描述的，存储器110可通过“n”个区块产生“m”个数据信号。例如，将相对于两个区块511和512和通过所述两个区块511和512产生的八个数据信号dq1至dq8来提供描述。

图1的存储器110可包括图10的第一区块511和第二区块512。图3的dqs分流电路121可包括图10的“与”运算器531和532以及延迟线533和534。图3的合并电路122可包括图10的延迟线521_1至528_1、延迟线521_2至528_2、采样电路541_1至548_1、采样电路541_2至548_2、”或”运算器551_1至558_1、以及“或”运算器551_2至558_2。

图10的第一区块511和第二区块512的构造和操作与参照图2的第一区块111_1和第二区块111_2描述的相似，并因此，可省略对其的额外描述以避免冗余。图10的“与”运算器531和532以及延迟线533和534的构造与操作与参照图4的“与”运算器210_1至210_n和延迟线220_1至220_n描述的构造与操作相似，并因此可省略对其的额外描述以避免冗余。延迟线521_1至528_1、延迟线521_2至528_2、采样电路541_1至548_1、采样电路541_2至548_2、“或”运算器551_1至558_1、以及“或”运算器551_2至558_2的构造和操作与参照图5的延迟线310a_1至310a_n、采样电路320a_1至320a_n和“或”运算器331a和332a描述的构造和操作相似，并因此可省略对其的额外描述以避免冗余。

第一区块511和第二区块512中的一个可在控制电路130的控制下产生数据信号dq1至dq8。“与”运算器531和532以及延迟线533和534可分别响应于第一门信号g1和第二门信号g2来产生数据选通dqs_r1和dqs_r2。也可将数据选通信号dqs输入至“与”运算器531和532。延迟线521_1至528_1可分别延迟数据信号dq1至dq8，以产生数据信号dq1_r1至dq8_r1。延迟线521_2至528_2可分别延迟数据信号dq1至dq8，以产生数据信号dq1_r2至dq8_r2。

采样电路541_1至548_1可基于数据选通dqs_r1，通过对数据信号dq1_r1至dq8_r1采样来产生高数据信号dq1h_r1至dq8h_r1和低数据信号dq1l_r1至dq8l_r1。采样电路541_2至548_2可基于数据选通dqs_r2，通过对数据信号dq1_r2至dq8_r2采样来产生高数据信号dq1h_r2至dq8h_r2和低数据信号dq1l_r2至dq8l_r2。

“或”运算器551_1至558_1可基于高数据信号dq1h_r1至dq8h_r1和高数据信号dq1h_r2至dq8h_r2来产生高数据信号dq1h至dq8h。“或”运算器551_2至558_2可基于低数据信号dq1l_r1至dq8l_r1和低数据信号dq1l_r2至dq8l_r2来产生低数据信号dq1l至dq8l。

图11是示出根据本发明构思的示例性实施例的图3的合并电路的构造的框图。图3的合并电路122可包括图11的合并电路300b。

参照图11，合并电路300b可包括延迟线310b_1至310b_n、“或”运算器320b和采样电路330b。延迟线310b_1至310b_n中的每一个可包括被构造为对信号进行延迟的电子电路。例如，延迟线310b_1至310b_n可包括一个或多个缓冲器。

图11示出了“或”运算器320b，然而，应该理解，本发明构思可包括各种其它逻辑电路，所述种其它逻辑电路被构造为相对于特定输入信号来输出与从“或”运算器320b输出的信号基本相同的信号。

延迟线310b_1至310b_n可从dqs分流电路121或200分别接收数据选通dqs_r1至dqs_rn。延迟线310b_1至310b_n可从控制电路130分别接收第一信号sld_dqs1至第n信号sld_dqsn。图1和图3的信号sld可包括第一信号sld_dqs1至第n信号sld_dqsn。如参照图1所描述的，信号sld可与数据选通dqs的延迟关联。因此，第一信号sld_dqs1至第n信号sld_dqsn可与数据选通dqs的延迟关联。

延迟线310b_1至310b_n可分别基于第一信号sld_dqs1至第n信号sld_dqsn，将数据选通dqs_r1至dqs_rn分别延迟特定时长。将参照图13来描述延迟线310b_1至310b_n将数据选通dqs_r1至dqs_rn延迟的时间。延迟线310b_1至310b_n可分别延迟所述数据选通dqs_r1至dqs_rn，以产生延迟的数据选通dqs1_r1至dqs1_rn。延迟线310b_1至310b_n可将延迟的数据选通dqs1_r1至dqs1_rn分别输出至“或”运算器320b。

“或”运算器320b可接收延迟的数据选通dqs1_r1至dqs1_rn。“或”运算器320b可响应于延迟的数据选通dqs1_r1至dqs1_rn，将延迟的数据选通dqs1输出至采样电路330b。延迟的数据选通dqs1可与延迟的数据选通dqs1_r1至dqs1_rn中的一个相对应。例如，延迟的数据选通dqs1可指示延迟的数据选通dqs1_r1至dqs1_rn中的一个的逻辑值。

采样电路330b可从存储器110接收数据信号dq1。采样电路330b可响应于延迟的数据选通dqs1和延迟的数据选通dqs1来产生具有数据信号dq1的逻辑值的高数据信号dq1h和低数据信号dq1l。换句话说，采样电路330b可基于延迟的数据选通dqs1_r1至dqs1_rn对数据信号dq1采样。采样电路330b可将高数据信号dq1h和低数据信号dq1l输出至控制电路130。采样电路330b的构造和操作与参照图6描述的那些相似，因此，可省略对其的额外描述以避免冗余。

如参照图4所描述的，dqs分流电路200可选择性地输出数据选通dqs_r1至dqs_rn中的一个。因此，合并电路300b可响应于数据选通dqs_r1至dqs_rn中的选择性地输出的一个来产生延迟的数据选通dqs1。

例如，参照图2和图4以及图11，存储器110的第一区块111_1可响应于控制电路130的命令信号来输出数据信号dq1。控制电路130可将第一门信号g1输出至“与”运算器210_1。dqs分流电路200可响应于第一门信号g1，将数据选通dqs_r1输出至延迟线310b_1。延迟线310b_1可基于第一信号sld_dqs1来延迟数据选通dqs_r1。延迟线310b_1可产生延迟的数据选通dqs1_r1。

延迟线310b_1可将延迟的数据选通dqs1_r1输出至“或”运算器320b。“或”运算器320b可响应于延迟的数据选通dqs1_r1，将延迟的数据选通dqs1输出至采样电路330b。采样电路330b可响应于延迟的数据选通dqs1，产生具有数据信号dq1的逻辑值的一对高数据信号dq1h和低数据信号dq1l。

可按照与响应于数据选通dqs_r1来产生高数据信号dq1h和低数据信号dq1l相似的方式，响应于数据选通dqs_r2至dqs_rn来产生高数据信号dq1h和低数据信号dq1l。因此，将省略额外描述以避免冗余。

参照图5和图11，图11的合并电路300b可包括采样电路，所述采样电路数量小于图5的合并电路300a的采样电路的数量。例如，图5的合并电路300a可包括与图2中的区块一样多的采样电路320a_1至320a_n。图11的合并电路300b可包括一个采样电路330b。因此，图11的合并电路300b可使用比图5的合并电路300a要小的面积。另外，图11的合并电路300b可比图5的合并电路300a消耗较少的功率。

如参照图1的描述，数据信号dq可包括“m”个数据信号，所述“m”个数据信号包括数据信号dq1。因此，图3的合并电路122可包括分别与“m”个数据信号相对应的“m”个合并电路。例如，在其中“m”为八的情况下，合并电路122可包括具有与合并电路300b的构造(参照图14)相似的构造的八个合并电路。

图12是示出根据本发明构思的示例性实施例的由图1的存储器系统产生的信号的变化的时序图。

下文中，将参照图12来描述通过图2的第一区块111_1产生的数据信号dq以及与通过所述第一区块111_1产生的数据信号dq关联的信号。如参照图1所描述的，数据信号dq可包括“m”个数据信号。图12的数据信号dqx可为包括在数据信号dq中的“m”个数据信号中的一个。因此，可通过第一区块111_1产生数据信号dqx。通过第二至第n区块111_2至111_n产生的数据信号的变化与通过第一区块111_1产生的数据信号的变化相似，并因此可省略对其的额外描述以避免冗余。

从存储器110产生的(包括在数据信号dq中的)“m”个数据信号的特定时间点可与参考时间点对齐。例如，特定时间点可为当通过数据信号dqx和数据信号dqmin中的每一个指示的数据变化时的时间点。在图12中，特定时间点可为时间点te或时间点tf。参考时间点可为当数据选通dqs的逻辑值开始变化的时间点。在图12中，参考时间点可为时间点td。

如参照图8所描述的，通过第一区块111_1产生的数据信号dqx可包括相对于数据选通dqs具有各种长度的偏移。换句话说，数据信号dqx可比数据选通dqs滞后或超前特定时长。数据信号dqx的时间点“tf”可从数据选通dqs的参考时间点“td”偏离。

数据信号dqmin可为包括在数据信号dq中的“m”个数据信号中的偏离最短时长的数据信号。数据信号dqmin的时间点“te”可从数据选通dqs的参考时间点“td”偏离。在图12中，△sk4可指示数据信号dqx从数据选通dqs偏离的时长。△sk3可指示包括在数据信号dq中的数据信号从数据选通dqs偏离的时长中的最短时长。换句话说，数据信号dqmin从数据选通dqs偏离的时长。

图12的数据选通dqs可为图1至图4的数据选通dqs。图12的数据选通dqs_r1可为图3至图6的数据选通dqs_r1。

数据信号dqmin和数据信号dqx可具有一定长度的时间间隔pt2(以作为时间段)。因此，数据信号dqmin和数据信号dqx中的每一个可指示单位长度的时间间隔pt2中的1比特数据。由于数据信号dqmin从数据选通dqs偏离的时长比数据信号dqx从数据选通dqs偏离的时长要短，因此数据信号dqmin可比数据信号dqx超前时间间隔△t2。换句话说，一时间段的数据信号dqmin的起始点可与一时间段的数据信号dqx的起始点分开时间间隔△t2。

数据选通dqs的时间段可基本等于数据信号dqx和数据信号dqmin的时间段。如参照图4所描述的，延迟线220_1可基于信号slc_1来延迟数据选通dqs，以输出数据选通dqs_r1。因此，数据选通dqs_r1可比数据选通dqs滞后时间间隔tdqsc2。换句话说，一时间段的数据选通dqs_r1的起始点可与一时间段的数据选通dqs的起始点分开时间间隔tdqsc2。如参照图1所描述的，时间间隔tdqsc2可具有从参照图7所描述的训练而确定的长度。信号slc_1可指示时间间隔tdqsc2的长度。

例如，控制电路130可基于偏移(例如，△sk4)来确定通过训练而获得的数据信号dqmin的时间间隔tdqsc2的长度。时间间隔tdqsc2可具有用于将数据选通dqs与数据信号dqmin对齐的长度。在图12中，时间间隔tdqsc2可具有用于将通过延迟数据选通dqs而获得的数据选通dqs_r1的上升沿和下降沿在数据信号dqmin具有特定逻辑值的时间间隔内对齐的长度。例如，数据选通dqs_r1的上升沿可与时间间隔pt2对齐。因此，当数据选通dqs_r1开始具有高逻辑值的时间点可与时间间隔pt2的中心对齐。

图13是示出根据本发明构思的示例性实施例的由图1的存储器系统产生的信号的变化的时序图。

图13的数据信号dqmin、数据信号dqx和数据选通dqs_r1可分别为图12的数据信号dqmin、数据信号dqx和数据选通dqs_r1。图13的延迟的数据选通dqsx_r1可与图11的延迟的数据选通dqs1_r1至dqs1_rn中的一个相对应。

如参照图11所描述的，合并电路300b可基于信号sld_dqs1，通过延迟数据选通dqs_r1来产生延迟的数据选通dqs1_r1。例如，延迟线310b_1产生延迟的数据选通dqs1_r1。如以上描述中，与图11的合并电路300b的构造具有相似构造的合并电路可通过延迟数据选通dqs_r1来产生延迟的数据选通dqsx_r1。

因此，延迟的数据选通dqsx_r1可比数据选通dqs_r1滞后时间间隔tdqsd。如参照图1所描述的，时间间隔tdqsd可具有在图7的训练过程中确定的长度。信号sld_dqs1可指示与时间间隔tdqsd关联的数据。

例如，控制电路130可基于通过训练获得的数据信号dqx的偏移(例如，△sk3)来确定时间间隔tdqsd的长度。时间间隔tdqsd可具有用于使延迟的数据选通dqsx_r1与数据信号dqx对齐的长度。在图13中，时间间隔tdqsd可具有用于将通过延迟所述数据选通dqs_r1而获得的延迟的数据选通dqsx_r1的上升沿与下降沿在数据信号dqx具有特定逻辑值的时间间隔内对齐的长度。例如，延迟的数据选通dqsx_r1的上升沿可在时间间隔pt3内对齐。因此，当延迟的数据选通dqsx_r1开始具有高逻辑值的时间点可与时间间隔pt3的中心对齐。

以上参照图13描述了延迟的数据选通dqsx_r1与时间间隔pt3的中心对齐。然而，本发明构思可产生将与时间间隔pt3的其它部分对齐的延迟的数据选通dqsx_r1。

通过参照图12和图13描述的方法，接口电路120可基于信号slc来延迟所述数据选通dqs_r1至dqs_rn，以使得数据选通dqs_r1至dqs_rn分别与数据信号dqmin对齐。如参照图1所描述的，数据信号dq可包括“m”个数据信号。接口电路120可基于信号sld来延迟所述数据选通dqs_r1至dqs_rn，以使得数据选通dqs_r1至dqs_rn分别与包括在数据信号dq中的“m”个数据信号对齐。

通过参照图12和图13描述的过程，接口电路120可延迟数据选通dqs_r1，以使得数据选通dqs_r1的上升沿和下降沿在数据信号dqx具有特定逻辑值的时间间隔内对齐。如上面描述的过程中，数据选通dqs_r2至dqs_rn的上升沿和下降沿可分别与包括在数据信号dq中的数据信号对齐，并因此，可省略对其的额外描述以避免冗余。

由于延迟的数据选通dqsx_r1与数据信号dqx对齐，因此图11的采样电路330b可基于延迟的数据选通dqsx_r1，在裕量充足的情况下对数据信号dqx采样。如以上描述中，图11的采样电路330b可基于延迟的数据选通dqsx_r2至dqsx_rn，在裕量充足的情况下对数据信号dqx采样。

图14是示出根据本发明构思的示例性实施例的图11的合并电路的存储器和接口电路的框图。

如参照图1所描述的，存储器110可通过“n”个区块产生“m”个数据信号。例如，将相对于两个区块611和612(例如，第一区块611和第二区块612)以及通过所述两个区块611和612产生的八个数据信号dq1至dq8来提供描述。

图1的存储器110可包括图14的第一区块611和第二区块612。图3的dqs分流电路121可包括图14的“与”运算器631和632以及延迟线633和634。图3的合并电路122可包括图14的延迟线621_1至628_1、延迟线621_2至628_2、“或”运算器641至648以及采样电路651至658。

图14的区块611和612的构造和操作与参照图2的第一区块111_1和第二区块111_2描述的构造和操作相似，并因此，可省略对其的额外描述以避免冗余。图14的“与”运算器631和632以及延迟线633和634的构造和操作与参照图4的“与”运算器210_1至210_n以及延迟线220_1至220_n描述的构造和操作相似，并因此可省略对其的额外描述以避免冗余。图14的延迟线621_1至628_1、延迟线621_2至628_2、“或”运算器641至648和采样电路651至658的构造和操作与参照图11的延迟线310b_1至310b_n、“或”运算器320b和采样电路330b描述的构造和操作相似，并因此可省略对其的额外描述以避免冗余。

第一区块611和第二区块612中的一个可在控制电路130的控制下产生数据信号dq1至dq8。“与”运算器631和632以及延迟线633和634可分别响应于第一门信号g1和第二门信号g2产生数据选通dqs_r1和dqs_r2。为“与”运算器631和632二者提供数据选通dqs。

延迟线621_1至628_1可延迟数据选通dqs_r1以分别产生延迟的数据选通dqs1_r1至dqs8_r1。延迟线621_2至628_2可延迟数据选通dqs_r2以分别产生延迟的数据选通dqs1_r2至dqs8_r2。“或”运算器641至648可基于延迟的数据选通dqs1_r1至dqs8_r1和延迟的数据选通dqs1_r2至dqs8_r2分别产生延迟的数据选通dqs1至dqs8。采样电路651至658可通过基于延迟的数据选通dqs1至dqs8对数据信号dq1至dq8采样来产生高数据信号dq1h至dq8h和低数据信号dq1l至dq8l。为采样电路651至658中的每一个提供数据信号dq1至dq8中的对应的一个。

参照图10和14，用于处理从图14的两个区块611和612产生的数据信号dq1至dq8的采样电路651至658的数量可小于用于处理从图10的两个区块511和512产生的数据信号dq1至dq8的采样电路541_1至548_1以及541_2至548_2的数量。采样电路651至658可在小面积中使用。因此，根据图14的构造的接口电路120可比根据图10的构造的接口电路120消耗较少的功率。另外，与根据图10的构造的接口电路120相比，根据图14的构造的接口电路120可布置于较小的面积中。

图15是示出根据本发明构思的示例性实施例的图1的存储器系统的操作的流程图。

在操作s110中，存储器110可产生数据信号dq和数据选通dqs。例如，的存储器110第一区块111_1可产生数据信号dq和数据选通dqs。

在操作s120中，随着数据信号dq相对于参考时序偏离特定时长，接口电路120可将数据选通dqs与数据信号dq对齐。如参照图12所描述的，数据信号dq可从数据选通dqs偏离各种时长。接口电路120可将数据选通dqs与从数据选通dqs偏离所述各种时长中的最短时长数据信号dqmin对齐。例如，数据选通dqs与数据信号dqmin对齐，所述数据信号dqmin是包括在数据信号dq中的“m”个数据信号中的具有最小偏移的数据信号。

在操作s130中，接口电路120可将数据选通dqs与数据信号dq对齐。如参照图13所描述的，接口电路120可延迟数据选通dqs以产生延迟的数据选通dqsx。延迟的数据选通dqsx可与数据信号dq对齐。

在操作s140中，接口电路120可基于在操作s130中对齐的数据选通来对数据信号dq采样。如参照图6所描述的，接口电路120可响应于延迟的数据选通dqsx的上升沿和下降沿来对数据信号dq采样。接口电路120可通过响应于延迟的数据选通dqsx的上升沿来对数据信号dq采样以产生高数据信号dqh。接口电路120可通过响应于延迟的数据选通dqsx的下降沿来对数据信号dq采样以产生低数据信号dql。

在操作s150中，接口电路120可将高数据信号dqh和低数据信号dql输出至控制电路130。

图16是示出根据本发明构思的示例性实施例的包括图1的存储器系统的电子装置的框图。

例如，电子装置1000可为个人计算机(pc)、工作站、笔记本计算机、移动装置等中的一种。参照图16，电子装置1000可包括处理器1100、存储器1200、储存器1300、通信装置1400、用户接口1500和总线1600。电子装置1000还可包括各种其它组件。可替换地，电子装置1000的组件可不少于图16所示的全部组件。

处理器1100可控制电子装置1000的整体操作。作为中心控制装置的处理器1100可处理操作电子装置1000所需的操作。例如，处理器1100可处理用于控制电子装置1000的操作的数据。例如，处理器1100可包括图1的接口电路120和控制电路130。处理器1100可控制存储器1200的整体操作。

例如，处理器1100可从存储器1200接收数据信号dq和数据选通dqs。处理器1100可基于数据选通dqs来对数据信号dq采样。处理器1100可产生用于对数据信号dq采样的信号slc和信号sld。例如，处理器1100可为通用处理器、工作站处理器、应用处理器等中的一种。

存储器1200可存储通过处理器1100处理或待通过处理器1100处理的数据。例如，存储器1200可支持多区块系统。存储器1200可包括图1的存储器系统100。例如，存储器1200可包括易失性存储器或非易失性存储器。可替换地，存储器1200可包括异构存储器。

例如，存储器1200可包括接口电路以及被构造为控制存储器1200的整体操作的存储器控制器。例如，接口电路可包括图1的接口电路120。例如，存储器控制器可包括图1的控制电路130。

储存器1300可在断电时存储数据。例如，储存器1300可包括非易失性存储器。通信装置1400可包括发送单元和接收单元。电子装置1000可通过通信装置1400与另一电子装置通信以发送和/或接收数据。用户接口1500可在用户与电子装置1000之间传达命令或输入/输出数据。

总线1600可在电子装置1000的组件之间提供通信路径。例如，处理器1100、存储器1200、储存器1300、通信装置1400和用户接口1500可通过总线1600彼此交换数据。例如，存储器1200可通过总线1600来传输数据信号dq和数据选通dqs。总线1600可被构造为支持电子装置1000所使用的各种类型的通信格式。

根据本发明构思的示例性实施例，存储器系统的功耗可减小，并且用于存储器系统的接口电路的面积可减小。

虽然已经参照本发明构思的示例性实施例描述了本发明构思，但是本领域普通技术人员应该清楚，在不脱离如权利要求阐述的本发明构思的精神和范围的情况下，可对其作出各种改变和修改。