灵敏放大器及应用其的存储装置的制作方法

本实用新型涉及集成电路技术领域，尤其涉及一种灵敏放大器及应用其的存储装置。

背景技术：

半导体存储装置，例如静态随机存取存储器(Static Random-Access Memory，简称SRAM)、动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)、只读存储器(Read-Only Memory，简称ROM)、闪存等，通常由存储单元组成的两维阵列设置。每行的存储单元可以由字线进行选择，每列的存储单元可以由位线和反位线进行选择，以将信息写入存储单元或从存储单元读出存储的信息。

从存储单元中读出信息或者向存储单元写入信息可以由两级灵敏放大器执行，第一级灵敏放大器用于感应并放大位线和反位线上的电压差，并输出至数据线(Data Line，简称DL)和反数据线(Data Line Bar，简称DLB)，由第二级灵敏放大器感应并放大DL和DLB上的电压差，并通过后级驱动电路驱动输出。若要提高灵敏度，需将存储单元的电容值加大，这会造成存储装置的电路版图面积增大。

技术实现要素：

本实用新型实施例提供一种灵敏放大器及应用其的存储装置，以解决或缓解现有技术中的一项或更多项技术问题。

作为本实用新型实施例的一个方面，本实用新型实施例提供一种灵敏放大器，包括：

第一存储单元，连接于第一字线和位线；

第一降压单元，连接于伪字线和预充信号线，并通过所述位线连接于所述第一存储单元，用于在电荷分享阶段与所述第一存储单元以及所述位线上的寄生电容进行电荷分享，以使所述位线上的电压从预充电压下降至第一电压；

第二存储单元，连接于第二字线和反位线；

第二降压单元，连接于所述伪字线和所述预充信号线，并通过所述反位线连接于所述第二存储单元，用于在所述电荷分享阶段，与所述反位线上的寄生电容进行电荷分享，以使所述反位线上的电压从所述预充电压下降至第二电压；以及

感测单元，连接于所述位线和所述反位线，用于放大在所述第一电压和所述第二电压之间的电压差，其中，所述电压差大于阈值；

其中，在所述电荷分享阶段，所述预充信号线关闭，所述第一字线开启，所述伪字线开启，所述第二字线关闭；以及所述第一电压大于所述第二电压。

在一种实施方式中，所述第一降压单元包括：

第一伪控制晶体管，所述第一伪控制晶体管的栅极连接于所述伪字线，所述第一伪控制晶体管的漏极连接于所述位线；

第一伪存储电容，连接于所述第一伪控制晶体管的源极与地线之间；以及

第一开关晶体管，所述第一开关晶体管的栅极连接于所述预充信号线，所述第一开关晶体管的漏极连接于所述第一伪控制晶体管的源极；所述第一开关晶体管的源极连接于所述地线。

在一种实施方式中，所述第一存储单元包括：

第一控制晶体管，所述第一控制晶体管的栅极连接于所述第一字线，第一控制晶体管的漏极连接于所述位线；以及

第一存储电容，连接于第一控制晶体管的源极与地线之间；

其中，在所述电荷分享阶段之前的预充电阶段，所述预充信号线开启，所述位线被充电至所述预充电压，所述第一伪存储电容中的电荷被抽空；以及在所述电荷分享阶段之前，所述第一存储电容被充电至工作电压，所述工作电压等于两倍的所述预充电压。

在一种实施方式中，所述第一存储电容的容值大于所述第一伪存储电容的容值。

在一种实施方式中，所述第二降压单元包括：

第二伪控制晶体管，所述第二伪控制晶体管的栅极连接于所述伪字线，所述第二伪控制晶体管的漏极连接于所述反位线；

第二伪存储电容，连接于所述第二伪控制晶体管的源极与地线之间；以及

第二开关晶体管，所述第二开关晶体管的栅极连接于所述预充信号线，所述第二开关晶体管的漏极连接于所述第二伪控制晶体管的源极；所述第二开关晶体管的源极连接于所述地线；

其中，在所述电荷分享阶段之前的预充电阶段，所述预充信号线开启，所述反位线被充电至所述预充电压，所述第二伪存储电容中的电荷被抽空。

在一种实施方式中，所述第二存储单元包括：

第二控制晶体管，所述第二控制晶体管的栅极连接于所述第二字线，第二控制晶体管的漏极连接于所述反位线；以及

第二存储电容，连接于第二控制晶体管的源极与地线之间。

在一种实施方式中，所述第二存储电容的容值大于所述第二伪存储电容的容值。

在一种实施方式中，所述感测单元包括：

第一耦合晶体管，所述第一耦合晶体管的栅极连接于所述反位线，所述第一耦合晶体管的漏极连接于所述位线，所述第一耦合晶体管的源极连接于感测信号线；以及

第二耦合晶体管，所述第二耦合晶体管的栅极连接于所述位线，所述第二耦合晶体管的漏极连接于所述反位线，所述第二耦合晶体管的源极连接于所述感测信号线；

其中，在所述第一电压和所述第二电压之间的电压差达到所述阈值时，所述感测信号线开启。

作为本实用新型实施例的另一个方面，本实用新型实施例提供一种存储装置，包括位线、反位线以及如上所述的灵敏放大器。

本实用新型实施例采用上述技术方案，可以提高灵敏度。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本实用新型进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本实用新型公开的一些实施方式，而不应将其视为是对本实用新型范围的限制。

图1为本实施例的灵敏放大器的电路图。

图2为本实施例的灵敏放大器的时序图。

图3为本实施例的灵敏放大器的位线和反位线的仿真图。

图4为本实施例的灵敏放大器的在电荷分享阶段的电压变化图。

图5和图6为本实施例的灵敏放大器与传统灵敏放大器的对比图。

附图标记说明：

100：第一存储单元；

110：第一控制晶体管； 120：第一存储电容；

200：第一降压单元；

210：第一伪控制晶体管； 220：第一伪存储电容； 230：第一开关晶体管；

300：第二存储单元；

310：第二控制晶体管； 320：第二存储电容；

400：第二降压单元；

410：第二伪控制晶体管； 420：第二伪存储电容； 430：第二开关晶体管；

500：感测单元；

510：第一耦合晶体管； 520：第二耦合晶体管；

700：预充电单元；

710：第一预充晶体管； 720：第二预充晶体管； 730：第三预充晶体管；

G1/G2/G3/G4/G51/G52/G61/G62/G71/G72/G73：栅极；

D1/D2/D3/D4/D51/D52/D61/D62/D71/D72/D73：漏极；

S1/S2/S3/S4/S51/S52/S61/S62/S71/S72/S73：源极；

WL1：第一字线； WL2：第二字线； DWL：伪字线；

EQ：预充信号线； SAN：感测信号线；

BL：位线； BLB：反位线； CBL/CBLB：寄生电容；

VPre：预充电压； VDD：工作电压； VGnd：地线电压；

V1：第一电压； V2：第二电压； VT1、VT2：导通电压；

S11、S12：位线上的电压曲线；

S12、S22：反位线上的电压曲线。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本实用新型的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本实用新型的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本实用新型中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。

在本实用新型中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本实用新型。此外，本实用新型可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

本实用新型实施例旨在提供一种灵敏放大器，通过在位线BL和反位线BLB之间并联两个降压单元，以降低位线(Bit Line，BL)和反位线(Bit Line Bar，BLB)上的预充电压，进而提高灵敏度。

如图1所示，本实施例的灵敏放大器包括存储单元部分、降压部分、预充电部分和感测部分，下面分别进行描述。

需要说明的是，本实施例中，信号线包括：两条字线(WL1和WL2)、伪字线DWL、预充信号线EQ和感测信号线SAN。信号线的“开启”通常是指使能有效，如用于使晶体管导通；“关闭”通常是指使能无效，如用于使晶体管关断。例如，在N型晶体管的栅极连接信号线时，信号线的“开启”是指信号线输出的电平信号使N型晶体管导通；信号线的“关闭”是指信号线输出的电平信号使N型晶体管关断。优选地，本实施例中各晶体管都为N型晶体管，以下不再赘述。

(1)存储单元部分：

包括第一存储单元100和第二存储单元300，即存储器中用来存储资料的存储单元，也可以叫做内存细胞(Memory Cell，简称MC)。

第一存储单元100包括第一控制晶体管110和第一存储电容120，第一控制晶体管110的栅极G1连接于第一字线WL1，其漏极D1连接于位线BL，其源极S1通过第一存储电容120连接于地线。当第一存储电容120上的电荷被抽空(放电)时，其存储资料为“0”，当第一存储电容120被充电后(通常是被充电至工作电压VDD)，其存储资料为“1”，第一字线WL1通过控制第一控制晶体管110的导通或关断，进而控制第一存储电容120的充放电，以实现存储资料的写入或读出。

第二存储单元300包括第二控制晶体管310和第二存储电容320，第二控制晶体管310的栅极G3连接于第二字线WL2，其漏极D3连接于反位线BLB，其源极S3通过第二存储电容320连接于地线。当第二存储电容320上的电荷被抽空(放电)时，其存储资料为“0”，当第二存储电容320被充电后(通常是被充电至工作电压VDD)，其存储资料为“1”，第二字线WL2通过控制第二控制晶体管310的导通或关断，进而控制第二存储电容320的充放电，以实现存储资料的写入或读出。

(2)降压部分：

包括并联的第一降压单元200和第二降压单元400，用以降低感测时位线BL和反位线BLB上的电压。

第一降压单元200包括第一伪控制晶体管210、第一伪存储电容220和第一开关晶体管230，第一伪控制晶体管210的栅极G2连接于伪字线DWL，其漏极D2连接于位线BL，其源极S2通过第一伪存储电容220连接于地线；第一开关晶体管230的栅极G61连接于预充信号线EQ，其漏极D61连接于第一伪控制晶体管210的源极S2，其源极S61连接于地线。

第一伪控制晶体管210和第一伪存储电容220相当于一个伪MC，伪字线DWL控制第一伪控制晶体管210的导通和关断，预充信号线EQ控制第一开关晶体管230的导通和关断，当第一开关晶体管230导通时，第一伪存储电容220上的电荷被抽空，其存储资料为“0”，当第一开关晶体管230关断，第一伪控制晶体管210导通时，第一伪存储电容220被充电至位线BL上的电压。

第二降压单元400包括第二伪控制晶体管410、第二伪存储电容420和第二开关晶体管430，第二伪控制晶体管410的栅极G4连接于伪字线DWL，其漏极D4连接于反位线BLB，其源极S4通过第二伪存储电容420连接于地线；第二开关晶体管430的栅极G62连接于预充信号线EQ，其漏极D62连接于第二伪控制晶体管410的源极S4，其源极S62连接于地线。

第二伪控制晶体管410和第二伪存储电容420相当于一个伪MC，伪字线DWL控制第二伪控制晶体管410的导通和关断，预充信号线EQ控制第二开关晶体管430的导通和关断，当第二开关晶体管430导通时，第二伪存储电容420上的电荷被抽空，其存储资料为“0”，当第二开关晶体管430关断，第二伪控制晶体管410导通时，第二伪存储电容420被充电至反位线BLB上的电压。

优选地，第二伪存储电容420的容值与第一伪存储电容410的容值相等。

(3)预充电部分：

即预充电单元700，包括第一预充晶体管710、第二预充晶体管720和第三预充晶体管730。第一预充晶体管710的漏极D71和源极S71分别连接于位线BL和预充电压VPre，第二预充晶体管720的漏极D72和源极S72分别连接于反位线BLB和预充电压VPre，第三预充晶体管730的漏极D73和源极S73分别连接于位线BL和反位线BLB，第一预充晶体管710的栅极G71、第二预充晶体管720的栅极G72和第三预充晶体管730的栅极G73都连接于预充信号线EQ，从而在预充信号线EQ的控制下导通时，使位线BL和反位线BLB充电到预充电压VPre。

(4)感测部分：

即感测单元500，包括第一耦合晶体管510和第二耦合晶体管520：第一耦合晶体管510的栅极G51连接于反位线BLB，其漏极D51连接于位线BL，其源极S51连接于感测信号线SAN；第二耦合晶体管520的栅极G52连接于位线BL，其漏极D52连接于反位线BLB，其源极S52连接于感测信号线SAN。

当位线BL和反位线BLB上的电压差达到阈值时，感测信号线SAN开启，第二耦合晶体管520和第一耦合晶体管510相继导通，以放大位线BL和反位线BLB上的电压差。

如图2所示，是本实施例的灵敏放大器的时序设计图；如图3所示，是本实施例的灵敏放大器的BL、BLB和SAN的信号仿真图。下面结合图2和图3描述实施例的灵敏放大器的工作原理以及时序控制方法。

本实施例的灵敏放大器的时序控制包括预充电(Pre-charge)阶段Q1、电荷分享(Charge sharing)阶段Q2和感测(Sensing)阶段Q3。

(1)预充电阶段Q1：EQ开启，DWL关闭，SAN关闭。

第一预充晶体管710、第二预充晶体管720和第三预充晶体管730导通，位线BL和反位线BLB被充电至预充电压VPre；第一伪控制晶体管220和第二伪控制晶体管420关断，第一开关晶体管230和第二开关晶体管430导通，第一伪存储电容220和第二伪存储电容420中的电荷被抽空，存储资料都为“0”。

(2)电荷分享阶段Q2：EQ关闭，SAN关闭，WL1开启，WL2关闭，DWL开启。

第一控制晶体管110导通，第一伪控制晶体管210导通，第一开关晶体管230关断，第一存储电容120、BL上的寄生电容CBL与第一伪存储电容220进行电荷分享。

在电荷分享阶段Q2开始时，BL上的电压为预充电压VPre，第一存储电容120的的电压为VDD(其存储资料为“1”，即在电荷分享阶段Q2之前就已经被充电至工作电压VDD，通常VDD＝2VPre)，第一伪存储电容220上的电压为VGnd＝0。而BL上的寄生电容CBL的容值相较于第一存储电容120和第一伪存储电容220要大的多，即BL上的电荷量在电荷分享阶段Q2开始时很大，根据电荷守恒原理，在完成电荷分享之后，第一存储电容120、第一伪存储电容220和BL上的电压将会下降至第一电压V1，且第一电压V1的电压值低于预充电压VPre，但仅稍稍低于预充电压VPre，如图4所示。

在此阶段，第二控制晶体管310关断，第二伪控制晶体管410导通，第二开关晶体管420关断，因此，仅有第二伪存储电容420与BLB上的寄生电容CBLB进行电荷分享。

在电荷分享阶段Q2开始时，BLB上的电压为预充电压VPre，第二伪存储电容420上的电压为VGnd＝0。根据电荷守恒原理，在完成电荷分享之后，第二伪存储电容420和BLB上的电压将会下降至第二电压V2，第二电压V2的电压值低于预充电压VPre，并且，由于只有BLB上寄生电容CBLB给第二伪存储电容420充电，因此，第一电压V1大于第二电压V2，如图4所示。

需要说明的是，在电路布线设计时，位线BL和反位线BLB都没有连接电容元器件，但由于布线之间总是有互容，即寄生电容，因此，在图1中，我们分别用CBL代表位线BL上的寄生电容，用CBLB代表反位线BLB上的寄生电容。

(3)感测阶段Q3：SAN开启。

当第一电压V1和第二电压V2之间的电压差达到阈值时，感测信号线SAN开启，感测单元500开始工作。

如图2所示，随着SAN上的电压下降，第二耦合晶体管520先达到其导通电压VT2，第二耦合晶体管520先导通(t1时刻)，开始下拉BLB上的电压；然后，第一耦合晶体管510达到其导通电压VT1，第一耦合晶体管510导通(t2时刻)，开始下拉BL上的电压；在t3时刻，第一耦合晶体管510关断，不再下拉BL上的电压，BL上的电压达到稳定；在t4时刻，BLB上的电压与SAN上的电压相等，BLB上的电压也达到稳定，从而完成放大程序。

如图5和图6所示，是传统灵敏放大器和本实施例的灵敏放大器的工作过程对比，其中，S11表示传统灵敏放大器的位线上的电压，S12表示传统灵敏放大器的反位线上电压；S21是本实施例的灵敏放大器的位线BL上的电压，S22是本实施例的灵敏放大器的反位线BLB上电压。

可以看出，在电荷分享阶段，S21比S11低约64mV，S22比S12低约66mV，也就是说，本实施例的灵敏放大器将拉低感测时位线BL和反位线BLB上的电压，在感测阶段Q3中，位线BL和反位线BLB上的电压差ΔV(S21与S22之间的距离)相较于传统灵敏放大器也较小，因此，第一耦合晶体管510和第二耦合晶体管520竞争电压的状况较为缓和，可以提高灵敏放大器的灵敏度。

另外，如图6所示，在感测阶段Q3中，相较于传统灵敏放大器，本实施例的灵敏放大器的反位线BLB上的电压S22下降较为平缓，也就是说，本实施例的灵敏放大器可以减小S22的下降斜率K。

灵敏放大器500的灵敏度跟阈值Vφ的取值有关，若要提高灵敏度，可以降低阈值Vφ，可根据以下公式获得。

上述公式中，C是BL上的寄生电容CBL的电容值，β是第一耦合晶体管510的电导(conductance)，δC是C的变化率，反应了BL上的寄生电容CBL与BLB上的寄生电容CBLB之间的匹配度，δβ是β的变化率，δVT1是第一耦合晶体管510的导通电压VT1的变化率，δβ和δVT1反应了第一耦合晶体管510与第二耦合晶体管520之间的匹配度，因此，本实施例的灵敏放大器可以减小下降斜率K，进而减小阈值Vφ，从而提高灵敏度。

作为本实施例的另一个方面，本实施例还提供一种半导体存储装置，包括由多个存储单元构成的存储阵列，每行的存储单元可以由字线进行选择，每列的存储单元可以由位线BL和反位线BLB进行选择，以将信息写入存储单元或从存储单元读出存储的信息。

本实施例的半导体存储装置还包括第一灵敏放大器和第二级灵敏放大器，其中，第一级灵敏放大器可以采用如上所述的灵敏放大器，用于感应并放大BL和BLB上的电压差，并输出至数据线DL和反数据线DLB。第二级灵敏放大器感应并放大DL和DLB上的电压差，并通过后级驱动电路驱动输出，进而从存储单元中读出信息或者向存储单元写入信息。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。