半导体元件的制作方法

本发明涉及一种半导体元件(例如是快闪存储器)，尤其涉及在启动电源时内部电压的产生等。

背景技术：

反及(nand)型快闪存储器利用熔丝单元(fusecell)来存储设定信息，例如是用于读取/写入/抹除的电压、使用者选项(useroption)及其类似者。一般而言，熔丝单元是设置于存储器胞元阵列内的存储区中，且使用者无法存取此存储区。在以电源启动序列(power-onsequence)启动电源时，快闪存储器将存储于熔丝单元中的设定信息载入至配置暂存器(configurationregister)或其类似者，并基于载入的设定信息控制操作(operation)。

电源启动时，操作电压易不稳定，且内部电路或其类似者可能故障。为了解决上述问题，日本公开专利第2008-160399号公开了一种上电系统重置电路(power-onsystemresetcircuit)。电源启动时，上电系统重置电路停止已开始进行的序列、将系统重置直到电源供应稳定且一旦电源供应稳定时启动系统。

技术实现要素：

图1为示出一现有快闪存储器的内部电压提升电路的内部配置方块图。内部电压提升电路10包括用于依据外部电源供应电压vcc而产生内部电压vi的内部电压产生电路20，且包括用于比较由内部电压产生电路20输出的内部电压vi与参考电压vref的判断电路30。判断电路30在例如是检测到内部电压vi等于或大于参考电压vref时输出高电平的致能信号en。致能信号en为用以确保快闪存储器的内部电路(例如锁存电路、时脉电路等)操作的信号，且内部电路因应致能信号en而变为可操作态(operablestate)。即，致能信号en用于保证快闪存储器的操作。

内部电压提升电路10是操作于已施加电源供应电压vcc时或需要内部电压时。也就是说，输入电源供应电压vcc时或将来自于控制器的选择信号sel宣告为电源供应电压vcc已输入的状态时，操作内部电压产生电路20。

图2示出在施加电源供应电压vcc时内部电压提升电路10的各部分的波形。在时间点t1施加电源供应电压vcc时，内部电压产生电路20开始产生内部电压vi，以提升而达到一目标电压。检测到内部电压vi在时间点t2上升至参考电压vref时，判断电路30输出致能信号en。举例而言，内部电压vi的目标电压为1.2v，且参考电压vref为0.9v。

由于半导体元件的制程变异，内部电压产生电路20产生的内部电压vi可能会无法达到目标电压的电平。虽然在上述实例中，内部电压vi到达目标电压时，与参考电压vref之间具有0.3v的差异(margin)。然而，当制程变异大时，内部电压vi与参考电压vref间的差异可能会减少，使内部电压提升电路10的操作变为不稳定。

因此，在产品出货前，会在晶圆级、芯片级或封装级的测试期间调整内部电压产生电路20的内部电压vi。此外，决定用于使内部电压vi保持等于或接近目标电压的调整数据，且将此决定的调整数据存储于熔丝单元中。据此，内部电压产生电路20经配置以具有依据外部提供的调整信号tr调整内部电压vi的功能。

图3示出在内部电压vi经调整时各部分的波形。内部电压vi的调整起始于在施加电源供应电压vcc且判断电路30输出致能信号en之后的时间点tx。举例而言，如图3所示，内部电压产生电路20依据调整信号tr将内部电压vi改变为电压via、vib、vic。然而，在内部电压vi调降至电压via、vib时，内部电压vi会低于参考电压vref，致能信号en转变为禁能状态。于是，内部电路会重置、电源启动序列会重启，因而不能进行包括内部电压的调整的测试。另一方面，若内部电压vi被调整为不低于参考电压vref的vic，则上述的调整被限缩在相当窄的区间内。

基于上述，本发明提供了一种半导体元件，能够在提高内部电压之后调整内部电压。

本发明的半导体元件包括：内部电压产生部，根据外部供应的电源供应电压产生内部电压；判断部，比较内部电压与参考电压，且在内部电压大于参考电压时产生致能信号；内部电路，能够响应于致能信号而操作；以及降压部，响应于致能信号的产生而降低参考电压。

根据本发明，由于参考电压响应于致能信号的产生而降低，可在致能信号的产生之后增加内部电压与参考电压之间的差异。因此，内部电压在产生致能信号后被调整时，可避免内部电压降至低于参考电压，进而避免内部电压于调整时因内部电路重置、电源启动序列重启而无法调整内部电压的问题。再者，通过增加内部电压与参考电压之间的差异，可确保适当的内部电压调整范围。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1示出出现有内部电压提升电路的配置的方块图；

图2示出出现有内部电压提升电路的操作的示意图；

图3示出出现有内部电压提升电路的问题的示意图；

图4示出本发明的一实施例的快闪存储器的配置的方块图；

图5示出此实施例的内部电压提升电路的内部配置的示意图；

图6示出此实施例的内部电压产生电路的内部配置的示意图；

图7示出此实施例的判断电路的内部配置的电路的实例；

图8示出此实施例的内部电压调整的示意图；

图9此实施例的在内部电压调整期间的判断电路的各部分的波形图；

图10示出本发明的另一实施例的判断电路的内部配置的示意图；

图11为另一实施例的在内部电压调整期间的判断电路的各部分的波形图。

具体实施方式

接下来，将参照附图详细说明本发明的实施例。在本发明的半导体元件具有依据外部提供的电源供应电压vcc产生内部电压的功能的情况下，并不限制半导体元件的其他功能。下文以反及(nand)型快闪存储器作为上述半导体元件的实例。

图4示出本发明的一实施例的快闪存储器的配置。本实施例的快闪存储器100包括：具有以阵列排列的多个存储器胞元的存储器阵列110、连接至外部输入/输出(input/output，i/o)端的i/o缓冲器120；用于从i/o缓冲器120接收地址数据的地址暂存器130；用于从i/o缓冲器120接收指令数据及其类似者并控制各部分的控制器140；用于对来自于地址暂存器130的列地址信息ax进行解码并根据解码结果选择区块与字线的字线选择电路150；用于保持从字线选择电路150所选页面读取的数据并保持将被写入至所选页面的输入数据的页面缓冲器/感测电路160；用于对来自于地址暂存器130的行地址信息进行解码并根据解码结果选择页面缓冲器/感测电路160中的行地址数据的行选择电路170；用于产生各种需要用来读取/写入/抹除数据的电压(例如是写入电压vpgm、通过电压vpass、读取通过电压vread、抹除电压vers等)的电压产生电路180；以及用于根据外部提供的电源供应电压vcc来产生内部电压的内部电压提升电路190。

存储器阵列110在一个行方向上具有m个存储器区块blk(0)、blk(1)…blk(m-1)。多个存储器胞元串联连接于其中的多个nand串形成于单一存储器区块中。此外，存储器阵列110包括用于存储有关于快闪存储器的操作电压等的设定信息的熔丝单元。一般而言，熔丝单元位于使用者无法存取的区域中。

在读取期间，于位线施加正电压、于所选的字线施加例如是0v、于未选的字线施加通过电压、导通位于位线侧的选择晶体管以及位于源极线侧的选择晶体管且于共源极线施加0v。在写入期间，于所选的字线施加高写入电压vpgm、于未选的字线施加中间电位、导通位于位线侧的选择晶体管、关闭位于源极线侧的选择晶体管且将响应于数据“0”或数据“1”的电位能供应至位线gbl。在抹除期间，于区块中的所选字线施加0v、于p型井施加高电压且将浮置栅极中的电子拉到基底中以抹除区块的单元中的数据。

图5为示出出本实施例的内部电压提升电路190的内部配置的方块图。如图5所示，内部电压提升电路190包括内部电压产生电路200以及判断电路210。当电源供应电压vcc由外部而被提供时或由控制器140接收指令(例如是控制器140输出用于操作多个内部电压产生电路的一部分的选择信号sel)时，内部电压产生电路200产生内部电压vi。

图6示出内部电压产生电路200的配置实例。内部电压产生电路200包括：用于接收由外部提供的电源供应电压vcc的输入节点ldi；用于根据输入至输入节点ldi的电源供应电压vcc而产生电压vrg的调节器(regulator)202；连接至调节器202的输出端且用于调整内部电压的调整电路204；以及连接至调整电路204的节点n的输出节点ldo。

调整电路204包括电阻器r以及经由节点n连接至电阻器r的数字至模拟转换器207。数字至模拟转换器207根据调整信号tr改变其电阻，进而调整由节点n产生的内部电压vi的分压比。在一实施例中，调整信号tr包括n-位元调整码，且数字至模拟转换器207包括响应于n-位元调整码的多个转换单元(晶体管)以及连接至转换单元的多个电阻器，且根据调整码设定位于调整电路204中的节点n的分压比。

举例而言，由外部供应的电源供应电压vcc为1.8v。内部电压产生电路200经设计以使在数字至模拟转换器207处于初始态或在未输入调整信号tr时，从输出节点ldo输出作为目标电压的内部电压vi(例如是1.2v)。然而，内部电压vi可因半导体制程的变异或操作温度影响而自目标电压(1.2v)偏离。由于目标电压为确保快闪存储器的周边电路(peripheralcircuit)的操作的电压，故希望内部电压vi保持等于或接近目标电压。

在一实施例中，可在产品出货之前的测试期间调整内部电压vi。举例而言，用于改变内部电压vi的调整信号tr由晶圆级、芯片级或封装级的测试端子或电极接垫供应至内部电压产生电路200。可由外部测试装置将调整信号tr供应至内部电压产生电路200。或者，在快闪存储器100搭载内建自我测试电路(built-inself-testingcircuit)时，可由自我测试电路供应调整信号tr。

当调整内部电压vi时，将调整信号tr的n-位元调整码供应至数字至模拟转换器207，且数字至模拟转换器207产生响应于调整码的电阻。调整信号tr的调整码由最小数字化值(minimumdigitalvalue)改变为最大数字化值(maximumdigitalvalue)，且内部电压vi随之改变。可通过例如是监测由输出节点ldo输出的电压来对内部电压vi进行检查，以确认用于将内部电压vi调整为接近目标电压的最佳调整码，并将确认的最佳调整码写入至存储器胞元阵列110的熔丝单元。然而，上述内部电压产生电路200的配置仅为一实例，本发明并不限于此。

当检测到由内部电压产生电路200产生的内部电压vi等于或大于参考电压vref时，判断电路210输出致能信号en。图7示出判断电路210的内部配置。判断电路210包括：用于输入由内部电压产生电路200的输出节点ldo输出的内部电压vi的节点j1；用于输入参考电压vref的节点j2；比较器212；用于输出比较器212的比较结果的节点j3；以及用于根据比较器212的比较结果降低参考电压vref的降压电路214。参考电压vref例如是由另一参考电压产生电路所供应。

电阻器r1与电阻器r2串联连接于节点j1与接地端(gnd)之间，且将在电阻器r1与电阻器r2之间的连接节点n1产生的经(电阻器)分压的内部电压vi’输入至比较器212的非反相输入端(+)。电阻器r3、降压电路214以及电阻器r5串联连接于节点j2与接地端(gnd)之间，且将在降压电路214与电阻器r5之间的连接节点n3产生的经分压的参考电压vref’输入至比较器212的反相输入端(-)。

降压电路214包括串联连接于电阻器r3与电阻器r5的电阻器r4，且包括并联连接于电阻器r4的pmos晶体管206。晶体管206的栅极连接至比较器212的输出端，且晶体管206的源极/漏极分别连接至连接节点n2与连接节点n3。

接下来，将说明本实施例的内部电压提升电路190的操作。图8示出施加电源供应电压vcc时内部电压vi的操作波形。电源供应电压vcc于时间点t1施加，且内部电压vi在时间点t2达到目标电平tg。随后，在时间点t3调整内部电压vi。

举例而言，在调整内部电压vi期间改变调整码，以使内部电压vi以固定时间间隔而分段改变。在图8的实例中，在时间点t3提供用于将内部电压vi降至最低的调整码，在时间点t4提供用于将内部电压vi提高一阶梯电压(stepvoltage)的调整码，且在时间点t5提供用于将内部电压vi提高一阶梯电压的调整码。通过此方法依序改变调整码，可改变内部电压vi。如图8所示，内部电压vi以3个阶段改变，但此仅为一实例。内部电压vi可逐渐下降，或者内部电压vi可以4个或更多阶段改变。

图9为示出出在调整期间判断电路的操作的波形图。在时间点t1，施加电源供应电压vcc，且内部电压vi’与参考电压vref’开始升高。此时，由于致能信号en在低(l)电平，晶体管206为导通状态(onstate)。因此，电阻器r4事实上为短路，且参考电压vref’事实上为表示电阻器r3与电阻器r5的分压(亦即在节点n2的电压)的电压电平。

当内部电压vi’在时间点ta等于或大于参考电压vref’时，比较器212输出在高(h)电平的致能信号en。将致能信号en经由节点j3供应至快闪存储器的周边电路，且同时反馈(feedback)至晶体管206的栅极。在时间点tb，响应于在高电平的致能信号en而将晶体管206设定为关闭状态(offstate)，且参考电压vref’降至在节点n3处的分压电平(也就是下降一电压下降量vdp)。电压下降量vdp是由电阻器r4的电阻决定，且下降的参考电压vref’设定为高于接地电压(0v)。

随后，在时间点t3对内部电压vi进行调整。随着参考电压vref’的下降，参考电压vref’与内部电压vi’之间的差异增加。据此，使得内部电压vi所能被调整信号调整的范围增加。此外，在调整内部电压vi的期间，致能信号en切换至禁能状态(disablestate)，以能够阻止在测试期间干扰调整与测试以及重新开始电源启动序列的情况发生。再者，由于参考电压vref’为高于接地电压的电平，若内部电压因周边电路的异常而下降，可对应地适当进行电源启动序列。

在上述实施例中，参考电压vref’的电压下降量vdp是由电阻器r3决定，但此仅为一实例，且可由其他方法或电路来降低参考电压vref’。此外，即使参考电压vref’的电压下降值vdp可被设定为任意值，在内部电压vi的可由调整信号tr改变的范围为±vt(vmin至vmax)时，举例而言，参考电压vref’的电压下降量vdp可被设定为vdp≧vt。如此一来，在内部电压vi因调整信号而下降时，可确保致能信号en不会被反转至禁能状态。

在上述实施例中，比较器212的输出反馈至晶体管206以降低参考电压vref’，但此仅为一实例，且可由其他方法或电路来降低参考电压vref’。举例而言，控制器140可响应于判断电路210输出的致能信号en而输出控制信号con以设定降压电路214的晶体管206为关闭状态。

接下来，将说明本发明的另一实施例。在上述实施例中，响应于致能信号en的产生而降低参考电压vref’。然而，在另一实施例中，响应于致能信号en的产生而稍微提高内部电压vi’。图10显示此另一实施例的判断电路210a的内部配置。如图10所示，用于提高内部电压vi’的升压电路(raisingcircuit)230连接于电阻器r1与电阻器r2之间。升压电路230包括串联连接于电阻器r1的电阻器r6，且包括并联连接于电阻器r6的nmos晶体管232。nmos晶体管232的栅极连接至比较器212的输出端，且源极/漏极分别连接至节点n4与节点n1。

图11为示出在内部电压经调整时判断电路210a的各部分的操作波形的示意图。在时间点t1，施加电源供应电压vcc，且内部电压vi’与参考电压vref’开始升高。此时，由于致能信号en在低电平，晶体管232为关闭状态。因此，内部电压vi为节点n1处的分压。另一方面，晶体管206如上所述为导通状态。

当内部电压vi’在时间点ta等于或大于参考电压vref’时，比较器212的输出由低电平的禁能状态对应切换为高电平的致能状态。在时间点tb，晶体管232响应于高电平的致能信号en而被设定为导通状态，因此电阻器r6事实上为短路，且内部电压vi’上升至节点n4处的分压。电阻器r6可决定电压提升量vup。

因此，内部电压vi的调整是在时间点t3进行。由于判断电路210a的内部电压vi’是在产生致能信号en之后被提升一电压提升量vup，可进一步地提高内部电压vi’与参考电压vref’之间的差异。据此，可进一步地增加内部电压vi的调整范围，且同时可阻止致能信号en因内部电压vi的调整而切换为禁能状态。

如上所述的另一实施例说明响应于致能信号en的产生而同时提高内部电压vi’与降低参考电压vref’的实例。然而，内部电压vi’可被提高而参考电压vref’保持固定。

在上述实施例中，以快闪存储器的内部电压提升电路作为实例。然而，本发明也可应用于半导体元件，例如是其他的半导体存储器、半导体逻辑电路及其类似者。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。