半导体器件的制作方法

相关申请的交叉引用

本申请要求于2019年4月10日提交的申请号为10-2019-0042179的韩国专利申请的优先权，其全部内容通过引用合并于此。

本公开的实施例涉及储存经由命令/地址信号而输入的数据的半导体器件。

背景技术：

通常，每个半导体器件(诸如动态随机存取存储器(dram)器件)可以包括由地址选择的多个存储体组，所述存储体组由单元阵列组成。每个存储体组可以包括多个存储体。半导体器件可以选择多个存储体组中的任何一个，并且可以执行用于经由输入/输出(i/o)线来输出数据的列操作，所述数据储存在所选的存储体组中所包括的单元阵列中。

技术实现要素：

根据一个实施例，一种半导体器件包括模式控制电路、写入控制电路和内部数据发生电路。模式控制电路被配置为根据芯片选择信号的逻辑电平组合来激活形式输入模式(patterninputmode)，并且被配置为激活命令/地址信号以从命令/地址信号来产生操作设置信号。另外，模式控制电路被配置为：在形式输入模式被激活之后的写入模式中，根据芯片选择信号和命令/地址信号的逻辑电平组合来产生模式控制信号，其通过操作设置信号而被使能。写入控制电路被配置为产生写入使能信号，其根据模式控制信号的逻辑电平而被使能。内部数据发生电路被配置为根据写入使能信号来产生要被储存到核心电路中的内部数据。

根据另一实施例，一种半导体器件包括模式控制电路、写入控制电路和数据输入电路。模式控制电路被配置为根据芯片选择信号的逻辑电平组合来激活形式输入模式，并且被配置为激活命令/地址信号以从命令/地址信号来产生操作设置信号和突发设置信号。另外，模式控制电路被配置为：在形式输入模式被激活之后的第一写入模式和第二写入模式中，根据芯片选择信号和命令/地址信号的逻辑电平组合来产生第一模式控制信号和第二模式控制信号，其由操作设置信号而被使能。写入控制电路被配置为产生根据第一模式控制信号和第二模式控制信号的逻辑电平而被使能的写入使能信号。

附图说明

图1是示出根据本公开的实施例的半导体器件的配置的框图。

图2是示出图1的半导体器件中所包括的模式控制电路的配置的框图。

图3是示出图2的模式控制电路中所包括的标志信号发生电路的配置的电路图。

图4是示出图2的模式控制电路中所包括的写入控制信号发生电路的配置的电路图。

图5是示出根据本公开的实施例的输入到半导体器件中的命令/地址信号的逻辑电平的表。

图6是示出图2的模式控制电路中所包括的模式控制信号发生电路的配置的电路图。

图7是示出图1的半导体器件中所包括的写入控制电路的配置的框图。

图8是示出图1的半导体器件中所包括的数据输入电路的配置的框图。

图9是示出图8的数据输入电路中所包括的管道电路的配置的框图。

图10是示出图1的半导体器件中所包括的列控制电路的配置的框图。

图11是示出根据本公开的实施例的半导体器件的操作的时序图。

图12是示出根据本公开的另一实施例的半导体器件的配置的框图。

具体实施方式

本文中公开的具体结构或功能描述仅仅是说明性的，目的在于描述根据本公开的概念的实施例。根据本公开的概念的实施例可以以各种形式来实现，并且不能被解释为限于本文中阐述的实施例。

根据本公开的概念的实施例可以以各种方式修改并且具有各种形态。因此，在附图中示出了实施例，并且旨在在此详细地描述该实施例。然而，根据本公开的概念的实施例不被解释为限于指定的公开，而是包括不脱离本公开的精神和技术范围的所有改变、等同物或替代物。

尽管可以使用诸如“第一”和“第二”之类的术语来描述各种组件，但是这些组件一定不能被理解为限于以上术语。以上术语仅被用于区分一个组件和另一个组件。例如，在不脱离本公开的权利范围的情况下，第一组件可以被称为第二组件，并且同样地第二组件可以被称为第一组件。

在下文中，将参考附图来描述本公开的各种实施例。然而，本文中描述的实施例仅用于说明性目的，并不旨在限制本公开的范围。

如图1中所示的，根据实施例的半导体器件1可以包括内部时钟发生电路10、模式控制电路20、写入控制电路30、数据输入电路40、内部数据发生电路50、列控制电路60、以及核心电路70。

内部时钟发生电路10可以从时钟信号clk产生第一内部时钟信号clkr和第二内部时钟信号clkf。内部时钟发生电路10可以缓冲时钟信号clk以产生第一内部时钟信号clkr，并且可以反相缓冲时钟信号clk以产生第二内部时钟信号clkf。第一内部时钟信号clkr可以被产生为具有与时钟信号clk相同的相位，并且第二内部时钟信号clkf可以被产生为具有时钟信号clk的相位的反相相位。时钟信号clk可以是被周期性地触发以同步半导体器件1的操作的信号。

模式控制电路20可以根据芯片选择信号cs的逻辑电平组合来激活形式输入模式(patterninputmode)，并且可以激活第一命令/地址信号至第四命令/地址信号ca<1:4>以从第五命令/地址信号ca<5>产生操作设置信号(图2的wrx_con)。模式控制电路20可以根据芯片选择信号cs和第一命令/地址信号至第四命令/地址信号ca<1:4>的逻辑电平组合来激活形式输入模式，以从第六命令地址信号ca<6>产生突发设置信号wrx_bl。模式控制电路20可以根据芯片选择信号cs和第一命令/地址信号至第四命令/地址信号ca<1:4>的逻辑电平组合来激活形式输入模式，并且可以在形式输入模式被激活之后的第一写入模式期间产生通过操作设置信号(图2的wrx_con)而被使能的第一模式控制信号wrx。模式控制电路20可以根据芯片选择信号cs和第一命令/地址信号至第四命令/地址信号ca<1:4>的逻辑电平组合来激活形式输入模式，并且可以在形式输入模式被激活之后的第一写入模式期间产生通过操作设置信号(图2的wrx_con)而按顺序被使能的第一模式控制信号wrx和第二模式控制信号iwrx。模式控制电路20可以根据芯片选择信号cs和第一命令/地址信号至第四命令/地址信号ca<1:4>的逻辑电平组合来激活形式输入模式，并且可以产生第一写入信号ewt16，其在形式输入模式被激活之后的第一写入模式期间被使能。模式控制电路20可以根据芯片选择信号cs和第一命令/地址信号至第四命令/地址信号ca<1:4>的逻辑电平组合来激活形式输入模式，并且可以产生第二写入信号ewt32，其在形式输入模式被激活之后的第二写入模式期间被使能。稍后将参考图5来详细描述用于激活形式输入模式、第一写入模式和第二写入模式的芯片选择信号cs和第一命令/地址信号至第四命令/地址信号ca<1:4>的逻辑电平组合。也将参考图5来详细地描述用于产生操作设置信号(图2的wrx_con)和突发设置信号wrx_bl的第一命令/地址信号至第六命令/地址信号ca<1:6>的比特位。

形式输入模式可以被设置为用于将第一内部数据id1<1:16>和第二内部数据id2<1:16>储存到核心电路70中的操作模式。通过对第一输入数据dc1<1:4>和第二输入数据dc2<1:4>进行解码而产生的第一内部数据id1<1:16>和第二内部数据id2<1:16>可以是在不使用由外部设备提供的外部数据ed<1:32>的情况下，通过第一命令/地址信号至第七命令/地址信号ca<1:7>来输入的。第一写入模式可以被设置为这样的操作模式，其用于将通过对经由第一命令/地址信号至第七命令/地址信号ca<1:7>输入的第一输入数据dc1<1:4>进行解码而产生的第一内部数据id1<1:16>储存到核心电路70中。第一写入模式可以被设置为用于使用单次操作而将具有十六个比特位的第一内部数据id1<1:16>储存到核心电路70中的操作模式。在第一写入模式中通过单次操作而被储存的数据的比特位的数量(即，十六)也可以被称为其突发长度(即，十六)。

第二写入模式可以被设置为这样的操作模式：其用于将通过对经由第一命令/地址信号至第七命令/地址信号ca<1:7>输入的第一输入数据dc1<1:4>和第二输入数据dc2<1:4>进行解码而产生的第一内部数据id1<1:16>和第二内部数据id2<1:16>储存到核心电路70中。第二写入模式可以设置为用于使用单次操作而将具有三十二个比特位的第一内部数据id1<1:16>和第二内部数据id2<1:16>储存到核心电路70中的操作模式。在第二写入模式中通过单次操作而被储存的数据的比特位的数量(即，三十二)也可以被称为其突发长度(即，三十二)。在一个实施例中，如果在第一写入模式中突发长度bl为“n”，则在第二写入模式中突发长度可以为“2n”。可以将外部数据ed<1:32>设置为经由数据输入/输出(i/o)焊盘而输入的信号。

写入控制电路30可以产生写入使能信号wen，该写入使能信号wen根据第一模式控制信号wrx和第二模式控制信号iwrx的逻辑电平而被使能。在突发设置信号wrx_bl被禁止的情况下，写入控制电路30可以产生在从第一模式控制信号wrx被使能的时间点开始的预定时段期间被使能的写入使能信号wen。当突发设置信号wrx_bl被使能时，写入控制电路30可以产生根据第一模式控制信号wrx和第二模式控制信号iwrx的逻辑电平而被使能的写入使能信号wen。

如本文中关于参数而使用的词“预定”(诸如预定时段)意指在参数被用在过程或算法中之前确定参数的值。对于一些实施例，在过程或算法开始之前确定参数的值。在其他实施例中，在过程或算法期间但在参数被用在过程或算法中之前确定参数的值。

数据输入电路40可以根据突发设置信号wrx_bl而与第一内部时钟信号clkr和第二内部时钟信号clkf同步以从第一命令/地址信号至第七命令/地址信号ca<1:7>产生第一输入数据dc1<1:4>和第二输入数据dc2<1:4>。当突发设置信号wrx_bl被禁止时，数据输入电路40可以与第二内部时钟信号clkf同步以从第一命令/地址信号至第四命令/地址信号ca<1:4>产生第一输入数据dc1<1:4>。当突发设置信号wrx_bl被使能时，数据输入电路40可以与第一内部时钟信号clkr和第二内部时钟信号clkf同步以从第一命令/地址信号至第七命令/地址信号ca<1:7>产生第一输入数据dc1<1:4>和第二输入数据dc2<1:4>。稍后将参考图5来详细描述用于产生第一输入数据dc1<1:4>和第二输入数据dc2<1:4>的第一命令/地址信号至第七命令/地址信号ca<1:7>的比特位。

内部数据发生电路50可以在写入使能信号wen被使能时从第一输入数据dc1<1:4>产生第一内部数据id1<1:16>。内部数据发生电路50可以在写入使能信号wen被使能时从第二输入数据dc2<1:4>产生第二内部数据id2<1:16>。内部数据发生电路50可以在写入使能信号wen被禁止时从第一外部数据至第十六外部数据ed<1:16>产生第一内部数据id1<1:16>。内部数据发生电路50可以在写入使能信号wen被禁止时从第十七外部数据至第三十二外部数据ed<17:32>产生第二内部数据id2<1:16>。

列控制电路60可以与第一内部时钟信号clkr和第二内部时钟信号clkf同步地延迟第一写入信号ewt16和第二写入信号ewt32以产生第一列控制脉冲wtayp和第二列控制脉冲iwtayp。列控制电路60可以通过与第一内部时钟信号clkr和第二内部时钟信号clkf同步地将第一写入信号ewt16和第二写入信号ewt32延迟与写入潜伏(writelatency)相对应的延迟时间来产生第一列控制脉冲wtayp和第二列控制脉冲iwtayp。在列控制电路60中第一写入信号ewt16和第二写入信号ewt32的延迟时间可以根据实施例而被设置得不同。

当第一列控制脉冲wtayp被使能时，核心电路70可以储存第一内部数据id1<1:16>。当第二列控制脉冲iwtayp被使能时，核心电路70可以储存第一内部数据id1<1:16>和第二内部数据id2<1:16>。虽然图1示出的是核心电路70被配置为在第一写入模式和第二写入模式中储存第一内部数据id1<1:16>和第二内部数据id2<1:16>的示例，但是核心电路70也可以在将核心电路70中所储存的第一内部数据id1<1:16>和第二内部数据id2<1:16>输出到外部设备的读取模式中操作。

参考图2，模式控制电路20可以包括第一输入缓冲器100、标志信号发生电路200、写入控制信号发生电路300和模式控制信号发生电路400。

第一输入缓冲器100可以与第一内部时钟信号clkr同步地锁存芯片选择信号cs以产生上升芯片选择信号csr。第一输入缓冲器100可以与第一内部时钟信号clkr同步以从第一命令/地址信号至第六命令/地址信号ca<1:6>中的一些比特位产生第一上升命令信号至第四上升命令信号car<1:4>。第一输入缓冲器100可以与第二内部时钟信号clkf同步以从第一命令/地址信号至第六命令/地址信号ca<1:6>中的任何比特位产生操作设置信号wrx_con。第一输入缓冲器100可以与第二内部时钟信号clkf同步以从第一命令/地址信号至第六命令/地址信号ca<1:6>中的任何比特位产生突发设置信号wrx_bl。稍后将参考图5详细描述用于产生第一上升命令信号至第四上升命令信号car<1:4>、操作设置信号wrx_con和突发设置信号wrx_bl的第一命令/地址信号至第六命令/地址信号ca<1:6>的比特位。

标志信号发生电路200可以与第二内部时钟信号clkf同步以产生标志信号wf，该标志信号wf在上升芯片选择信号csr和第一上升命令信号至第四上升命令信号car<1:4>具有第一逻辑电平组合并且操作设置信号wrx_con具有第一逻辑电平(例如，逻辑“高”电平)时被使能。稍后将参考图5来详细描述上升芯片选择信号csr和第一上升命令信号至第四上升命令信号car<1:4>的第一逻辑电平组合。

写入控制信号发生电路300可以产生第一写入控制信号ewt，其在上升芯片选择信号csr和第一上升命令信号至第三上升命令信号car<1:3>具有第二逻辑电平组合时被使能。写入控制信号发生电路300可以产生第一写入控制信号ewt和第二写入控制信号iewt，其在上升芯片选择信号csr和第一上升命令信号至第四上升命令信号car<1:4>具有第三逻辑电平组合时按顺序被使能。写入控制信号发生电路300可以产生第一写入信号ewt16，其在上升芯片选择信号csr和第一上升命令信号至第三上升命令信号car<1:3>具有第二逻辑电平组合时被使能。写入控制信号发生电路300可以产生第二写入信号ewt32，其在上升芯片选择信号csr和第一上升命令信号至第四上升命令信号car<1:4>具有第三逻辑电平组合时被使能。稍后将参考图5来详细描述上升芯片选择信号csr和第一上升命令信号至第三上升命令信号car<1:3>的第二逻辑电平组合。稍后将参考图5来详细描述上升芯片选择信号csr和第一上升命令信号至第四上升命令信号car<1:4>的第三逻辑电平组合。

模式控制信号发生电路400可以与第一内部时钟信号clkr同步以产生第一模式控制信号wrx，该第一模式控制信号wrx在标志信号wf和第一写入控制信号ewt二者均被使能时而被使能。模式控制信号发生电路400可以与第一内部时钟信号clkr同步以产生第二模式控制信号iwrx，该第二模式控制信号iwrx在标志信号wf、突发设置信号wrx_bl和第二写入控制信号iewt全部都被使能时而被使能。

参考图3，标志信号发生电路200可以包括第一操作信号发生电路210、第二操作信号发生电路220和标志信号输出电路230。

第一操作信号发生电路210可以被配置为执行反相操作、与非运算和或非运算。例如，第一操作信号发生电路210可以包括反相器iv21和iv22、与非门nand21和nand22、以及或非门nor21。当上升芯片选择信号csr和第一上升命令信号至第四上升命令信号car<1:4>具有第一逻辑电平组合时，第一操作信号发生电路210可以产生被使能为具有逻辑“高”电平的第一操作信号casr。当上升芯片选择信号csr具有逻辑“高”电平、第一上升命令信号car<1>具有逻辑“低”电平、第二上升命令信号car<2>具有逻辑“低”电平、第三上升命令信号car<3>具有逻辑“高”电平、且第四上升命令信号car<4>具有逻辑“高”电平时，第一操作信号发生电路210可以产生被使能为具有逻辑“高”电平的第一操作信号casr。

第二操作信号发生电路220可以包括触发器“f/f”。第二操作信号发生电路220可以与第二内部时钟信号clkf同步以锁存第一操作信号casr。第二操作信号发生电路220可以与第二内部时钟信号clkf同步以输出第一操作信号casr的锁存信号作为第二操作信号casf。

标志信号输出电路230可以被配置为执行与非运算和反相操作。例如，标志信号输出电路230可以包括与非门nand23和反相器iv23。当操作设置信号wrx_con具有第一逻辑电平(例如，逻辑“高”电平)时，标志信号输出电路230可以从第二操作信号casf产生标志信号wf。当操作设置信号wrx_con具有第一逻辑电平(例如，逻辑“高”电平)时，标志信号输出电路230可以缓冲第二操作信号casf以产生标志信号wf。标志信号输出电路230可以对操作设置信号wrx_con和第二操作信号casf执行逻辑与运算以产生标志信号wf。

参考图4，写入控制信号发生电路300可以包括第一写入信号发生电路310、第二写入信号发生电路320、第一逻辑电路330和移位电路340。

第一写入信号发生电路310可以被配置为执行反相操作、与非运算和或非运算。例如，第一写入信号发生电路310可以包括反相器iv31、与非门nand31和nand32、以及或非门nor31。当上升芯片选择信号csr和第一上升命令信号至第三上升命令信号car<1:3>具有第二逻辑电平组合时，第一写入信号发生电路310可以产生被使能为具有逻辑“高”电平的第一写入信号ewt16。当上升芯片选择信号csr具有逻辑“高”电平、第一上升命令信号car<1>具有逻辑“低”电平、第二上升命令信号car<2>具有逻辑“高”电平、且第三上升命令信号car<3>具有逻辑“高”电平时，第一写入信号发生电路310可以产生被使能为具有逻辑“高”电平的第一写入信号ewt16。

第二写入信号发生电路320可以被配置为执行反相操作、与非运算和或非运算。例如，第二写入信号发生电路320可以包括反相器iv32、iv33和iv34、与非门nand33和nand34、以及或非门nor32。当上升芯片选择信号csr和第一上升命令信号至第四上升命令信号car<1:4>具有第三逻辑电平组合时，第二写入信号发生电路320可以产生被使能为具有逻辑“高”电平的第二写入信号ewt32。当上升芯片选择信号csr具有逻辑“高”电平、第一上升命令信号car<1>具有逻辑“低”电平、第二上升命令信号car<2>具有逻辑“低”电平、第三上升命令信号car<3>具有逻辑“高”电平、并且第四上升命令信号car<4>具有逻辑“低”电平时，第二写入信号发生电路320可以产生被使能为具有逻辑“高”电平的第二写入信号ewt32。

第一逻辑电路330可以被配置为执行或非运算和反相操作。例如，第一逻辑电路330可以包括或非门nor33和反相器iv35。当第一写入信号ewt16和第二写入信号ewt32中的任何一个被使能为具有逻辑“高”电平时，第一逻辑电路330可以产生被使能为具有逻辑“高”电平的第一写入控制信号ewt。当第二写入信号ewt32被使能为具有逻辑“高”电平时，第一逻辑电路330可以产生被使能为具有逻辑“高”电平的第一写入控制信号ewt。第一逻辑电路330可以对第一写入信号ewt16和第二写入信号ewt32执行逻辑或运算以产生第一写入控制信号ewt。

移位电路340可以将第二写入信号ewt32移位以产生第二写入控制信号iewt。用于将第二写入信号ewt32移位的延迟时间可以根据实施例被设置得不同。

在下文中将参考图5来描述用于激活形式输入模式、第一写入模式和第二写入模式的芯片选择信号cs和第一命令/地址信号至第七命令/地址信号ca<1:7>的各种逻辑电平组合。

首先，用于激活形式输入模式“cas”的芯片选择信号cs和第一命令/地址信号至第七命令/地址信号ca<1:7>的第一逻辑电平组合可以被设置为当与时钟信号clk的上升沿同步地输入的芯片选择信号cs和第一命令/地址信号至第四命令/地址信号ca<1:4>分别具有逻辑“高”电平、逻辑“低”电平、逻辑“低”电平、逻辑“高”电平和逻辑“高”电平时的逻辑电平组合。在这种情况下，第五命令/地址信号至第七命令/地址信号ca<5:7>可以被用于产生第二输入数据dc2<1:3>。也就是说，用于激活形式输入模式“cas”的上升芯片选择信号csr和第一命令/地址信号至第四命令/地址信号ca<1:4>的第一逻辑电平组合可以被设置为当上升芯片选择信号csr和第一上升命令信号至第四上升命令信号car<1:4>分别具有逻辑“高”电平、逻辑“低”电平、逻辑“低”电平、逻辑“高”电平和逻辑“高”电平时的逻辑电平组合。

接下来，用于激活第一写入模式“wl16”的芯片选择信号cs和第一命令/地址信号至第七命令/地址信号ca<1:7>的第二逻辑电平组合可以被设置为当与时钟信号clk的上升沿同步地输入的芯片选择信号cs和第一命令/地址信号至第三命令/地址信号ca<1:3>分别具有逻辑“高”电平、逻辑“低”电平、逻辑“高”电平和逻辑“高”电平时的逻辑电平组合。在这种情况下，第四命令/地址信号至第七命令/地址信号ca<4:7>可以具有“无关状态(x)”。也就是说，用于激活第一写入模式“wl16”的上升芯片选择信号csr和第一命令/地址信号至第三命令/地址信号ca<1:3>的第二逻辑电平组合可以被设置为当上升芯片选择信号csr和第一上升命令信号至第三上升命令信号car<1:3>分别具有逻辑“高”电平、逻辑“低”电平、逻辑“高”电平和逻辑“高”电平时的逻辑电平组合。

接下来，用于激活第二写入模式“wl32”的芯片选择信号cs和第一命令/地址信号至第七命令/地址信号ca<1:7>的第三逻辑电平组合可以被设置为当与时钟信号clk的上升沿同步地输入的芯片选择信号cs和第一命令/地址信号至第四命令/地址信号ca<1:4>分别具有逻辑“高”电平、逻辑“低”电平、逻辑“低”电平、逻辑“高”电平和逻辑“低”电平时的逻辑电平组合。在这种情况下，第五命令/地址信号至第七命令/地址信号ca<5:7>可以具有“无关状态(x)”。也就是说，用于激活第二写入模式“wl32”的上升芯片选择信号csr和第一命令/地址信号至第四命令/地址信号ca<1:4>的第三逻辑电平组合可以被设置为当上升芯片选择信号csr和第一上升命令信号至第四上升命令信号car<1:4>分别具有逻辑“高”电平、逻辑“低”电平、逻辑“低”电平、逻辑“高”电平和逻辑“低”电平时的逻辑电平组合。

以下将参考图5来描述用于产生操作设置信号wrx_con和突发设置信号wrx_bl的第一命令/地址信号至第七命令/地址信号ca<1:7>的比特位。

在形式输入模式“cas”被激活之后，可以在时钟信号clk的下降沿经由第五命令/地址信号ca<5>来输入操作设置信号wrx_con。当操作设置信号wrx_con被产生为具有逻辑“高”电平时，可以执行形式输入模式。如果操作设置信号wrx_con被产生为具有逻辑“低”电平，则可以在不执行形式输入模式的情况下执行正常的写入操作。

在形式输入模式“cas”被激活之后，可以在时钟信号clk的下降沿经由第六命令/地址信号ca<6>来输入突发设置信号wrx_bl。当突发设置信号wrx_bl被产生为具有逻辑“低”电平时，半导体器件1可以执行用于将在第一写入模式“wl16”中从第一输入数据dc1<1:4>产生的具有十六个比特位的第一内部数据id1<1:16>储存在核心电路70中的操作。当突发设置信号wrx_bl被产生为具有逻辑“高”电平时，半导体器件1可以执行用于将具有三十二个比特位的第一内部数据id1<1:16>和第二内部数据id2<1:16>储存在核心电路70中的操作。第一内部数据id1<1:16>和第二内部数据id2<1:16>是在第二写入模式“wl32”中从第一输入数据dc1<1:4>和第二输入数据dc2<1:4>产生的。

在下文中将参考图5来描述用于产生第一输入数据dc1<1:4>和第二输入数据dc2<1:4>的第一命令/地址信号至第七命令/地址信号ca<1:7>的比特位。

首先，第一命令/地址信号至第七命令/地址信号ca<1:7>中的用于产生第一输入数据dc1<1:4>的第一比特位dc1<1>的比特位可以被设置为第一命令/地址信号ca<1>，其在形式输入模式“cas”中与时钟信号clk的下降沿同步地输入。第一命令/地址信号至第七命令/地址信号ca<1:7>中的用于产生第一输入数据dc1<1:4>的第二比特位dc1<2>的比特位可以被设置为第二命令/地址信号ca<2>，其在形式输入模式“cas”中与时钟信号clk的下降沿同步地输入。第一命令/地址信号至第七命令/地址信号ca<1:7>中的用于产生第一输入数据dc1<1:4>的第三比特位dc1<3>的比特位可以被设置为第三命令/地址信号ca<3>，其在形式输入模式“cas”中与时钟信号clk的下降沿同步地输入。第一命令/地址信号至第七命令/地址信号ca<1:7>中的用于产生第一输入数据dc1<1:4>的第四比特位dc1<4>的比特位可以被设置为第四命令/地址信号ca<4>，其在形式输入模式“cas”中与时钟信号clk的下降沿同步地输入。

接下来，第一命令/地址信号至第七命令/地址信号ca<1:7>中的用于产生第二输入数据dc2<1:4>的第一比特位dc2<1>的比特位可以被设置为第五命令/地址信号ca<5>，其在形式输入模式“cas”中与时钟信号clk的上升沿同步地输入。第一命令/地址信号至第七命令/地址信号ca<1:7>中的用于产生第二输入数据dc2<1:4>的第二比特位dc2<2>的比特位可以被设置为第六命令/地址信号ca<6>，其在形式输入模式“cas”中与时钟信号clk的上升沿同步地输入。第一命令/地址信号至第七命令/地址信号ca<1:7>中的用于产生第二输入数据dc2<1:4>的第三比特位dc2<3>的比特位可以被设置为第七命令/地址信号ca<7>，其在形式输入模式“cas”中与时钟信号clk的上升沿同步地输入。第一命令/地址信号至第七命令/地址信号ca<1:7>中的用于产生第二输入数据dc2<1:4>的第四比特位dc2<4>的比特位可以被设置为第七命令/地址信号ca<7>，其在形式输入模式“cas”中与时钟信号clk的下降沿同步地输入。

参考图6，模式控制信号发生电路400可以包括第一预控制信号发生电路410、第二逻辑电路420、突发控制信号发生电路430、第二预控制信号发生电路440和第三逻辑电路450。

第一预控制信号发生电路410可以包括触发器“f/f”。第一预控制信号发生电路410可以与第一内部时钟信号clkr同步以锁存标志信号wf。第一预控制信号发生电路410可以与第一内部时钟信号clkr同步以从标志信号wf的锁存信号来产生第一预控制信号wfr。

第二逻辑电路420可以被配置为执行与非运算和反相操作。例如，第二逻辑电路420可以包括与非门nand41和反相器iv41。当第一写入控制信号ewt被使能为具有逻辑“高”电平时，第二逻辑电路420可以缓冲第一预控制信号wfr以产生第一模式控制信号wrx。第二逻辑电路420可以对第一写入控制信号ewt和第一预控制信号wfr执行逻辑与运算以产生第一模式控制信号wrx。

突发控制信号发生电路430可以包括触发器“f/f”。突发控制信号发生电路430可以与第一预控制信号wfr同步以锁存突发设置信号wrx_bl。突发控制信号发生电路430可以与第一预控制信号wfr同步以从突发设置信号wrx_bl的锁存信号产生突发控制信号bl_con。

第二预控制信号发生电路440可以包括触发器“f/f”。第二预控制信号发生电路440可以与第一预控制信号wfr同步以锁存突发控制信号bl_con。第二预控制信号发生电路440可以与第一预控制信号wfr同步以从突发控制信号bl_con的锁存信号产生第二预控制信号wfd。

第三逻辑电路450可以被配置为执行与非运算和反相操作。例如，第三逻辑电路450可以包括与非门nand42和反相器iv42。当第二写入控制信号iewt被使能为具有逻辑“高”电平时，第三逻辑电路450可以缓冲第二预控制信号wfd以产生第二模式控制信号iwrx。第三逻辑电路450可以对第二写入控制信号iewt和第二预控制信号wfd执行逻辑与运算以产生第二模式控制信号iwrx。

参考图7，写入控制电路30可以包括潜伏控制电路500、选择/传输电路600和使能信号发生电路700。

潜伏控制电路500可以根据写入潜伏控制信号wl<1:m>来将第一模式控制信号wrx延迟写入潜伏时间以产生第一写入潜伏信号wrx_wl。潜伏控制电路500可以根据写入潜伏控制信号wl<1:m>来将第二模式控制信号iwrx延迟写入潜伏时间以产生第二写入潜伏信号iwrx_wl。潜伏控制电路500可以根据写入潜伏控制信号wl<1:m>来将突发设置信号wrx_bl延迟写入潜伏时间以产生突发移位信号bl_sft。写入潜伏控制信号wl<1:m>可以被设置为包括关于写入潜伏时间的信息的信号，并且写入潜伏控制信号wl<1:m>中所包括的比特位的数量“m”可以根据实施例被设置得不同。写入潜伏控制信号wl<1:m>可以被设置为由半导体器件1中所包括的模式寄存器组(mrs)而产生的信号。

选择/传输电路600可以将第一写入潜伏信号wrx_wl和第二写入潜伏信号iwrx_wl移位。选择/传输电路600可以根据突发移位信号bl_sft来输出第一写入潜伏信号wrx_wl的移位信号和第二写入潜伏信号iwrx_wl的移位信号中的一个作为结束信号wrx_end。当突发移位信号bl_sft具有逻辑“低”电平时，选择/传输电路600可以输出第一写入潜伏信号wrx_wl的移位信号作为结束信号wrx_end。当突发移位信号bl_sft具有逻辑“高”电平时，选择/传输电路600可以输出第二写入潜伏信号iwrx_wl的移位信号作为结束信号wrx_end。

使能信号发生电路700可以产生这样的写入使能信号wen，其在第一写入潜伏信号wrx_wl被输入到使能信号发生电路700时被使能，且在结束信号wrx_end被输入到使能信号发生电路700时被禁止。当输入到使能信号发生电路700的第一写入潜伏信号wrx_wl具有逻辑“高”电平时，使能信号发生电路700可以产生被使能为具有逻辑“高”电平的写入使能信号wen。当输入到使能信号发生电路700的结束信号wrx_end具有逻辑“高”电平时，使能信号发生电路700可以产生被禁止为具有逻辑“低”电平的写入使能信号wen。

参考图8，数据输入电路40可以包括管道控制电路810、第二输入缓冲器820和管道电路830。

管道控制电路810可以包括输入控制信号发生电路811和输出控制信号发生电路812。

输入控制信号发生电路811可以产生输入控制信号pin，其在标志信号wf被输入到输入控制信号发生电路811时被使能。当输入到输入控制信号发生电路811的标志信号wf具有逻辑“高”电平时，输入控制信号发生电路811可以产生被使能为具有逻辑“高”电平的输入控制信号pin。

输出控制信号发生电路812可以产生输出控制信号pout，其在第一写入潜伏信号wrx_wl被输入到输出控制信号发生电路812时被使能。当输入到输出控制信号发生电路812的第一写入潜伏信号wrx_wl具有逻辑“高”电平时，输出控制信号发生电路812可以产生被使能为具有逻辑“高”电平的输出控制信号pout。

如上所述，管道控制电路810可以根据标志信号wf和第一写入潜伏信号wrx_wl来产生被顺序地使能的输入控制信号pin和输出控制信号pout。

第二输入缓冲器820可以与第一内部时钟信号clkr同步以从第五命令/地址信号至第七命令/地址信号ca<5:7>来产生第一内部命令/地址信号icar<1:3>。第二输入缓冲器820可以与第二内部时钟信号clkf同步以从第一命令/地址信号至第四命令/地址信号ca<1:4>和第七命令/地址ca<7>来产生第二内部命令/地址信号icaf<1:5>。

当输入控制信号pin被输入时，管道电路830可以锁存第一内部命令/地址信号icar<1:3>和第二内部命令/地址信号icaf<1:5>。当输出控制信号pout被输入且突发设置信号wrx_bl被禁止为具有逻辑“低”电平时，管道电路830可以从第二内部命令/地址信号icaf<1:5>的第一比特位至第四比特位icaf<1:4>的数据产生第一输入数据dc1<1:4>。当输出控制信号pout被输入时且当突发设置信号wrx_bl被使能为具有逻辑“高”电平时，管道电路830可以从第一内部命令/地址信号icar<1:3>和第二内部命令/地址信号icaf<1:5>产生第一输入数据dc1<1:4>和第二输入数据dc2<1:4>。

参考图9，管道电路830可以包括第一锁存器831、第二锁存器832、第三锁存器833、第四锁存器834、第五锁存器835、第六锁存器836、第七锁存器837和第八锁存器838。

当输入到第一锁存器831的输入控制信号pin具有逻辑“高”电平时，第一锁存器831可以锁存第二内部命令/地址信号icaf<1:5>的第一比特位icaf<1>。当输入到第一锁存器831的输出控制信号pout具有逻辑“高”电平时，第一锁存器831可以输出第二内部命令/地址信号icaf<1:5>的第一比特位icaf<1>的锁存信号作为第一输入数据dc1<1:4>的第一比特位dc1<1>。

当输入到第二锁存器832的输入控制信号pin具有逻辑“高”电平时，第二锁存器832可以锁存第二内部命令/地址信号icaf<1:5>的第二比特位icaf<2>。当输入到第二锁存器832的输出控制信号pout具有逻辑“高”电平时，第二锁存器832可以输出第二内部命令/地址信号icaf<1:5>的第二比特位icaf<2>的锁存信号作为第一输入数据dc1<1:4>的第二比特位dc1<2>。

当输入到第三锁存器833的输入控制信号pin具有逻辑“高”电平时，第三锁存器833可以锁存第二内部命令/地址信号icaf<1:5>的第三比特位icaf<3>。当输入到第三锁存器833的输出控制信号pout具有逻辑“高”电平时，第三锁存器833可以输出第二内部命令/地址信号icaf<1:5>的第三比特位icaf<3>的锁存信号作为第一输入数据dc1<1:4>的第三比特位dc1<3>。

当输入到第四锁存器834的输入控制信号pin具有逻辑“高”电平时，第四锁存器834可以锁存第二内部命令/地址信号icaf<1:5>的第四比特位icaf<4>。当输入到第四锁存器834的输出控制信号pout具有逻辑“高”电平时，第四锁存器834可以输出第二内部命令/地址信号icaf<1:5>的第四比特位icaf<4>的锁存信号作为第一输入数据dc1<1:4>的第四比特位dc1<4>。

当输入到第五锁存器835的输入控制信号pin具有逻辑“高”电平时，第五锁存器835可以锁存第一内部命令/地址信号icar<1:3>的第一比特位icar<1>。当输入到第五锁存器835的输出控制信号pout具有逻辑“高”电平时，并且当突发设置信号wrx_bl被使能为具有逻辑“高”电平时，第五锁存器835可以输出第一内部命令/地址信号icar<1:3>的第一比特位icar<1>的锁存信号作为第二输入数据dc2<1:4>的第一比特位dc2<1>。

当输入到第六锁存器836的输入控制信号pin具有逻辑“高”电平时，第六锁存器836可以锁存第一内部命令/地址信号icar<1:3>的第二比特位icar<2>。当输入到第六锁存器836的输出控制信号pout具有逻辑“高”电平时，并且当突发设置信号wrx_bl被使能为具有逻辑“高”电平时，第六锁存器836可以输出第一内部命令/地址信号icar<1:3>的第二比特位icar<2>的锁存信号作为第二输入数据dc2<1:4>的第二比特位dc2<2>。

当输入到第七锁存器837的输入控制信号pin具有逻辑“高”电平时，第七锁存器837可以锁存第一内部命令/地址信号icar<1:3>的第三比特位icar<3>。当输入到第七锁存器837的输出控制信号pout具有逻辑“高”电平时，并且当突发设置信号wrx_bl被使能为具有逻辑“高”电平时，第七锁存器837可以输出第一内部命令/地址信号icar<1:3>的第三比特位icar<3>的锁存信号作为第二输入数据dc2<1:4>的第三比特位dc2<3>。。

当输入到第八锁存器838的输入控制信号pin具有逻辑“高”电平时，第八锁存器838可以锁存第二内部命令/地址信号icaf<1:5>的第五比特位icaf<5>。当输入到第八锁存器838的输出控制信号pout具有逻辑“高”电平，并且当突发设置信号wrx_bl被使能为具有逻辑“高”电平时，第八锁存器838可以输出第二内部命令/地址信号icaf<1:5>的第五比特位icaf<5>的锁存信号作为第二输入数据dc2<1:4>的第四比特位dc2<4>。

参考图10，列控制电路60可以包括第一列控制信号发生电路910和第二列控制信号发生电路920。

第一列控制信号发生电路910可以与第一内部时钟信号clkr和第二内部时钟信号clkf同步地将第一写入信号ewt16延迟写入潜伏时间以产生第一列控制脉冲wtayp。

第二列控制信号发生电路920可以与第一内部时钟信号clkr和第二内部时钟信号clkf同步地将第二写入信号ewt32延迟写入潜伏时间以产生第二列控制脉冲iwtayp。

下面将参考图11、结合第一写入模式和第二写入模式被顺序地执行的示例来描述在图1至图10中示出的半导体器件1的操作。

在描述半导体器件1的操作之前，内部时钟发生电路10可以从时钟信号clk产生第一内部时钟信号clkr和第二内部时钟信号clkf。在这种情况下，第一内部时钟信号clkr可以被产生为具有与时钟信号clk相同的相位，并且第二内部时钟信号clkf可以被产生为具有时钟信号clk的相位的反相相位。

首先，在下文中将描述用于在形式输入模式之后激活第一写入模式的操作。

在时间点“t1”，模式控制电路20的第一输入缓冲器100可以从芯片选择信号cs和第一命令/地址信号至第四命令/地址信号ca<1:4>产生上升芯片选择信号csr和第一上升命令信号至第四上升命令信号car<1:4>。在这种情况下，由于上升芯片选择信号csr和第一上升命令信号至第四上升命令信号car<1:4>被产生为具有第一逻辑电平组合，所以形式输入模式可以被激活。第一输入缓冲器100可以从第五命令/地址信号ca<5>产生具有逻辑“高”电平的操作设置信号wrx_con。第一输入缓冲器100可以从第六命令/地址信号ca<6>产生具有逻辑“低”电平的突发设置信号wrx_bl。

因为上升芯片选择信号csr和第一上升命令信号至第四上升命令信号car<1:4>具有第一逻辑电平组合，所以第一操作信号发生电路210可以产生被使能为具有逻辑“高”电平的第一操作信号casr。

在时间点“t2”，第二操作信号发生电路220可以与第二内部时钟信号clkf同步以锁存第一操作信号casr，并且从第一操作信号casr的锁存信号产生具有逻辑“高”电平的第二操作信号casf。

因为操作设置信号wrx_con具有逻辑“高”电平，所以标志信号输出电路230可以从第二操作信号casf产生具有逻辑“高”电平的标志信号wf。

因为突发设置信号wrx_bl被禁止为具有逻辑“低”电平，所以数据输入电路40可以与第二内部时钟信号clkf同步以从第一命令/地址信号至第四命令/地址信号ca<1:4>产生第一输入数据dc1<1:4>。

在时间点“t3”，模式控制电路20的第一输入缓冲器100可以从芯片选择信号cs和第一命令/地址信号至第三命令/地址信号ca<1:3>产生上升芯片选择信号csr和第一上升命令信号至第三上升命令信号car<1:3>。在这种情况下，因为上升芯片选择信号csr和第一上升命令信号至第三上升命令信号car<1:3>被产生为具有第二逻辑电平组合，所以第一写入模式可以被激活。

因为上升芯片选择信号csr和第一上升命令信号至第三上升命令信号car<1:3>具有第二逻辑电平组合，所以第一写入信号发生电路310可以产生被使能为具有逻辑“高”电平的第一写入信号ewt16。

第一逻辑电路330可以产生第一写入控制信号ewt，该第一写入控制信号ewt通过具有逻辑“高”电平的第一写入信号ewt16而被使能为具有逻辑“高”电平。

第一预控制信号发生电路410可以与第一内部时钟信号clkr同步，以锁存标志信号wf并且从标志信号wf的锁存信号来产生具有逻辑“高”电平的第一预控制信号wfr。

因为第一写入控制信号ewt被使能为具有逻辑“高”电平，所以第二逻辑电路420可以缓冲第一预控制信号wfr以产生具有逻辑“高”电平的第一模式控制信号wrx。

接下来，在下文中将描述用于在第一写入模式之后激活第二写入模式的操作。

在时间点“t4”，模式控制电路20的第一输入缓冲器100可以从芯片选择信号cs和第一命令/地址信号至第四命令/地址信号ca<1:4>产生上升芯片选择信号csr和第一上升命令信号至第四上升命令信号car<1:4>。在这种情况下，因为上升芯片选择信号csr和第一上升命令信号至第四上升命令信号car<1:4>被产生为具有第一逻辑电平组合，所以形式输入模式可以被激活。第一输入缓冲器100可以从第五命令/地址信号ca<5>产生具有逻辑“高”电平的操作设置信号wrx_con。第一输入缓冲器100可以从第六命令/地址信号ca<6>产生具有逻辑“高”电平的突发设置信号wrx_bl。

因为上升芯片选择信号csr和第一上升命令信号至第四上升命令信号car<1:4>具有第一逻辑电平组合，所以第一操作信号发生电路210可以产生被使能为具有逻辑“高”电平的第一操作信号casr。

因为突发设置信号wrx_bl被使能为具有逻辑“高”电平，所以数据输入电路40可以与第一内部时钟信号clkr同步以从第五命令/地址信号至第七命令/地址信号ca<5:7>产生第二输入数据dc2<1:3>。

在时间点“t5”，第二操作信号发生电路220可以与第二内部时钟信号clkf同步，以锁存第一操作信号casr并且从第一操作信号casr的锁存信号产生具有逻辑“高”电平的第二操作信号casf。

因为操作设置信号wrx_con具有逻辑“高”电平，所以标志信号输出电路230可以从第二操作信号casf产生具有逻辑“高”电平的标志信号wf。

因为突发设置信号wrx_bl被使能为具有逻辑“高”电平，所以数据输入电路40可以与第二内部时钟信号clkf同步，以从第一命令/地址信号至第四命令/地址信号ca<1:4>产生第一输入数据dc1<1:4>，并且从第七命令/地址信号ca<7>产生第二输入数据dc2<4>。

在时间点“t6”，模式控制电路20的第一输入缓冲器100可以从芯片选择信号cs和第一命令/地址信号至第三命令/地址信号ca<1:3>产生上升芯片选择信号csr和第一上升命令信号至第三上升命令信号car<1:3>。在这种情况下，因为上升芯片选择信号csr和第一上升命令信号至第三上升命令信号car<1:3>被产生为具有第三逻辑电平组合，所以第二写入模式可以被激活。

因为上升芯片选择信号csr和第一上升命令信号至第四上升命令信号car<1:4>具有第三逻辑电平组合，所以第二写入信号发生电路320可以产生第二写入信号ewt32。

第一逻辑电路330可以从具有逻辑“高”电平的第二写入信号ewt32产生被使能为具有逻辑“高”电平的第一写入控制信号ewt。

第一预控制信号发生电路410可以与第一内部时钟信号clkr同步，以锁存标志信号wf并且从标志信号wf的锁存信号产生具有逻辑“高”电平的第一预控制信号wfr。

因为第一写入控制信号ewt被使能为具有逻辑“高”电平，所以第二逻辑电路420可以缓冲第一预控制信号wfr以产生具有逻辑“高”电平的第一模式控制信号wrx。

突发控制信号发生电路430可以与第一预控制信号wfr同步以从突发设置信号wrx_bl产生具有逻辑“高”电平的突发控制信号bl_con。

第二预控制信号发生电路440可以与第一预控制信号wfr同步以从突发控制信号bl_con产生具有逻辑“高”电平的第二预控制信号wfd。

在时间点“t7”，移位电路340可以将在“t6”产生的第二写入信号ewt32移位以产生第二写入控制信号iewt。

因为第二写入控制信号iewt被使能为具有逻辑“高”电平，所以第三逻辑电路450可以缓冲第二预控制信号wfd以产生具有逻辑“高”电平的第二模式控制信号iwrx。

在时间点“t8”，潜伏控制电路500可以根据写入潜伏控制信号wl<1:m>来将在“t3”产生的第一模式控制信号wrx延迟写入潜伏时间，以产生具有逻辑“高”电平的第一写入潜伏信号wrx_wl。

因为第一写入潜伏信号wrx_wl具有逻辑“高”电平，所以使能信号发生电路700可以产生被使能为具有逻辑“高”电平的写入使能信号wen。

因为写入使能信号wen被使能为具有逻辑“高”电平，所以内部数据发生电路50可以从在“t2”产生的第一输入数据dc1<1:4>产生第一内部数据id1<1:16>。

列控制电路60可以与第一内部时钟信号clkr和第二内部时钟信号clkf同步地将在“t3”产生的第一写入信号ewt16延迟与写入潜伏相对应的时间，以产生被使能为具有逻辑“高”电平的第一列控制脉冲wtayp。

因为第一列控制脉冲wtayp被使能为具有逻辑“高”电平，所以核心电路70可以储存第一内部数据id1<1:16>。

在“t9”，选择/传输电路600可以输出第一写入潜伏信号wrx_wl作为结束信号wrx_end。

因为结束信号wrx_end具有逻辑“高”电平，所以使能信号发生电路700可以产生被禁止为具有逻辑“低”电平的写入使能信号wen。

在时间点“t10”，潜伏控制电路500可以根据写入潜伏控制信号wl<1:m>来将在“t6”产生的第一模式控制信号wrx延迟写入潜伏时间，以产生具有逻辑“高”电平的第一写入潜伏信号wrx_wl。

因为第一写入潜伏信号wrx_wl具有逻辑“高”电平，所以使能信号发生电路700可以产生被使能为具有逻辑“高”电平的写入使能信号wen。

因为写入使能信号wen被使能为具有逻辑“高”电平，所以内部数据发生电路50可以从在“t4”产生的第一输入数据dc1<1:4>产生第一内部数据id1<1:16>。

列控制电路60可以与第一内部时钟信号clkr和第二内部时钟信号clkf同步地将在“t6”产生的第一写入信号ewt16延迟与写入潜伏相对应的时间，以产生被使能为具有逻辑“高”电平的第一列控制脉冲wtayp。

因为第一列控制脉冲wtayp被使能为逻辑“高”电平，所以核心电路70可以储存第一内部数据id1<1:16>。

在时间点“t11”，潜伏控制电路500可以根据写入潜伏控制信号wl<1:m>来将在“t7”产生的第二模式控制信号iwrx延迟写入潜伏时间，以产生具有逻辑“高”电平的第二写入潜伏信号iwrx_wl。

因为第二写入潜伏信号iwrx_wl具有逻辑“高”电平，所以使能信号发生电路700可以产生被使能为具有逻辑“高”电平的写入使能信号wen。

因为写入使能信号wen被使能为具有逻辑“高”电平，所以内部数据发生电路50可以从在“t5”产生的第二输入数据dc2<1:4>产生第二内部数据id2<1:16>。

列控制电路60可以与第一内部时钟信号clkr和第二内部时钟信号clkf同步地将在“t6”处产生的第二写入信号ewt32延迟与写入潜伏相对应的时间，以产生被使能为具有逻辑“高”电平的第二列控制脉冲iwtayp。

因为第二列控制脉冲iwtayp被使能为逻辑“高”电平，所以核心电路70可以储存第二内部数据id2<1:16>。

在时间点“t12”，选择/传输电路600可以输出第二写入潜伏信号iwrx_wl作为结束信号wrx_end。

因为结束信号wrx_end具有逻辑“高”电平，所以使能信号发生电路700可以产生被禁止为具有逻辑“低”电平的写入使能信号wen。

如上所述，根据实施例的半导体器件可以根据命令/地址信号的逻辑电平组合，在形式输入模式之后激活用于储存从命令/地址信号产生的内部数据的第一写入模式和第二写入模式，从而减少用外部数据激活第一写入模式和第二写入模式的功耗。

参考图12，根据另一个实施例的半导体器件1000可以包括命令控制电路1101、潜伏/突发控制电路1102、操作控制电路1103、输入/输出(i/o)控制电路1104、数据i/o电路1105和dram核心1106。

命令控制电路1101可以包括输入驱动电路1111、芯片选择信号缓冲器1112、命令/地址缓冲器1113、命令解码器1114和掉电控制电路1115。输入驱动电路1111可以接收并驱动芯片选择信号cs，以将芯片选择信号cs传送至掉电控制电路115。芯片选择信号缓冲器1112可以根据芯片选择参考电压vref_cs来缓冲并接收芯片选择信号cs。命令/地址缓冲器1113可以根据命令/地址参考电压vref_ca来缓冲并接收命令/地址信号ca<0:6>。命令解码器1114可以根据通过芯片选择信号缓冲器1112缓冲的芯片选择信号cs来对通过命令/地址缓冲器1113缓冲的命令/地址信号ca<0:6>进行解码，以产生半导体器件1000的操作所需的各种命令。掉电控制电路1115可以根据由输入驱动电路1111驱动的芯片选择信号cs和由命令解码器1114产生的命令来控制掉电模式。

命令控制电路1101可以具有与图1中所示的半导体器件1所包括的模式控制电路20基本相同的配置，除了其i/o信号之外。因此，可以用模式控制电路20来替换命令控制电路1101。

潜伏/突发控制电路1102可以包括突发长度信息发生器1121、写入潜伏控制器1122和突发长度控制电路1123。突发长度信息发生器1121可以根据由命令解码器1114产生的命令来产生控制突发长度操作所需的信息。写入潜伏控制器1122可以根据经由命令解码器1114传送的命令根据写入潜伏执行控制操作。突发长度控制电路1123可以包括信息储存电路1125，其用于储存从突发长度信息发生器1121输出的信息。突发长度控制电路1123可以包括突发长度控制器1126，其用于根据经由命令解码器1114传送的命令、从写入潜伏控制器1122输出的信号、以及从突发长度信息发生器1121输出的信息来控制突发长度操作。突发长度控制电路1123可以包括突发结束控制器1127，其用于根据经由命令解码器1114传送的命令、从写入潜伏控制器1122输出的信号、以及从突发长度信息发生器1121输出的信息来控制突发结束操作。

操作控制电路1103可以包括读取/写入控制器1131、地址控制器1132、自动预充电控制器1133和行路径控制器1134，以产生用于控制读取操作和写入操作的读取/写入控制信号rd/wr_control、以及用于控制激活操作、预充电操作和刷新操作的行路径控制信号act/pcg/ref_control。如果时钟信号ck_t和ck_c被激活，则读取/写入控制器1131可以根据从潜伏/突发控制电路1102输出的信号和从地址控制器1132输出的信号来控制读取操作和写入操作。地址控制器1132可以根据从潜伏/突发控制电路1102输出的信号来控制地址的产生。如果时钟信号ck_t和ck_c被激活，则自动预充电控制器1133可以根据从潜伏/突发控制电路1102输出的信号来控制自动预充电操作。行路径控制器1134可以根据通过命令解码器1114传送的命令来控制行路径。

潜伏/突发控制电路1102和操作控制电路1103可以具有与图1所示的半导体器件1所包括的写入控制电路30和列控制电路60基本相同的配置，除了它们的i/o信号之外。因此，可以用写入控制电路30和列控制电路60来分别替换潜伏/突发控制电路1102和操作控制电路1103。

i/o控制电路1104可以包括第一时钟缓冲器1141、时钟使能信号发生器1142、第二时钟缓冲器1143、第一分频器1144、第二分频器1145、内部时钟驱动器1146、i/o控制器1147和数据路径控制器1148。第一时钟缓冲器1141可以接收和缓冲时钟信号ck_t和ck_c。时钟使能信号发生器1142可以在第一时钟缓冲器1141所缓冲的时钟信号ck_t和ck_c被激活之后产生时钟使能信号。第二时钟缓冲器1143可以接收并缓冲用于输入和输出数据的数据时钟信号wck和wckb。第一分频器1144可以对通过第二时钟缓冲器1143缓冲的数据时钟信号wck和wckb进行分频。第二分频器1145可以接收第一分频器1144的输出信号并对其进行分频。内部时钟驱动器1146可以接收第一分频器1144的输出信号并对其进行分频以产生内部数据时钟信号iwck[0:3]。i/o控制器1147可以接收通过第二分频器1145分频的信号和由内部时钟驱动器1146产生的内部数据时钟信号iwck[0:3]以控制数据的输入和输出。数据路径控制器1148可以根据从i/o控制器1147输出的信号和由内部时钟驱动器1146产生的内部数据时钟信号iwck[0:3]来控制在数据的输入和输出中使用的数据路径。

数据i/o电路1105可以包括接收器1151、解串器1152、写入驱动器1153、写入多路复用器1154、读取多路复用器1155、读取驱动器1156、串行器1157和发送器1158。接收器1151可以与内部数据时钟信号iwck[0:3]同步以根据数据参考电压vref_dq来接收传输数据dq。解串器1152可以将经由接收器1151串行输入的传输数据dq转换为并行数据。写入驱动器1153可以驱动并行数据以将被驱动的并行数据传送到写入多路复用器1154。写入多路复用器1154可以使用i/o线利用多路复用技术将由写入驱动器1153驱动的数据传送到dram核心1106。读取多路复用器1155可以在读取操作期间使用多路复用技术通过i/o线将从dram核心1106输出的数据输出到读取驱动器1156。读取驱动器1156可以驱动通过读取多路复用器1155从dram核心1106输出的数据，以将被驱动的数据输出到串行器1157。串行器1157可以将从读取驱动器1156输出的数据转换为串行数据。发送器1158可以输出由串行器1157转换的串行数据作为传输数据dq。

i/o控制电路1104和数据i/o电路1105可以分别具有与图1所示的半导体器件1中所包括的数据输入电路40和内部数据发生电路50基本相同的配置，除了它们的i/o信号之外。因此，可以用数据输入电路40和内部数据发生电路50来分别替换i/o控制电路1104和数据i/o电路1105。

dram核心1106可以根据读取/写入控制信号rd/wr_control来执行用于经由数据i/o电路1105来输出或接收数据的读取操作或写入操作。dram核心1106可以根据行路径控制信号act/pcg/ref_control来执行激活操作、预充电操作或刷新操作。

dram核心1106可以具有与图1所示的半导体器件1中所包括的核心电路70基本相同的配置，除了其i/o信号之外。因此，可以用核心电路70来替换dram核心1106。