半导体存储器件的制作方法

本发明涉及半导体集成电路制造技术领域，具体涉及一种半导体存储器件。

背景技术：

随着集成电路制造技术的不断发展，半导体存储芯片正在实现更高的速度和集成。存储芯片的制造商正努力通过减小存储芯片的尺寸而改进存储单元和与该存储单元连接的外围电路的设计和制造。在外围电路区的电路线布线技术对于集成电路的微型化水平具有重要的影响。

在相关技术中，半导体存储器件包括存储阵列、行译码单元、列译码单元和输入输出电路；存储阵列的位线被按序号上下奇偶分布，即序号为奇数的位线向上连接列译码单元，序号为偶数的位线向下连接列译码单元。

由于列译码单元还需连接输入输出电路，将位线对应分配给不同的接口，在列译码单元接收到列选信号时能够选通对应的位线，以使得对应的接口与所选通的位线之间形成信号通路。然而上述相关技术中的半导体存储器件，其位线布线结构使得列译码单元在将位线对应分配给不同的接口时，出现线道浪费的问题。

技术实现要素：

本发明提供了一种半导体存储器件，可以解决相关技术中数据线线道浪费的问题的问题。

一种半导体存储器件，所述半导体存储器件包括：

存储阵列，所述存储阵列包括若干列存储片元组，每列所述存储片元组中包括至少一列存储片元，一列所述存储片元引出一组位线；

第一列选单元，所述第一列选单元位于所述存储阵列的第一侧；

第二列选单元，所述第二列选单元位于与所述第一侧相对的第二侧；

各列所述存储片元组，通过对应的位线，按组依次交替连接在第一列选单元，第二列选单元上；连接到所述第一列选单元上的所述存储片元组，通过所述第一列选单元，连接到第一输入/输出电路对应的接口；连接到所述第二列选单元上的所述存储片元组，通过所述第二列选单元，连接到第二输入/输出电路对应的接口。

可选地，所述半导体存储器件包括多条按照次序排列的接口；所述第一输入/输出电路包括序号为奇数的多个接口，所述第二输入/输出电路包括序号为偶数的多个接口。

可选地，所述第一列选单元和第二列选单元均包括多个位线选择开关；

每个所述位线选择开关的一端对应连接一条位线，另一端连接对应的接口，所述位线选择开关还包括能够接收位线选择信号的控制端。

可选地，所述第一列选单元和第二列选单元能够通过位线选择信号选择对应的位线。

可选地，连接一列所述存储片元组的各个位线选择开关，其另一端相连形成一公共节点，所述接口连接对应的公共节点。

可选地，一列所述存储片元包括至少两列存储单元，每列所述存储单元包括多行存储位元。

可选地，所述半导体存储器件还包括行选单元；所述行选单元包括若干条字线，一条所述字线对应连接所述存储阵列中的一行存储位元，用于选择对应存储位元所在的行。

本发明技术方案，至少包括如下优点：本申请提供的半导体存储器件能够在保证外围电路连接的情形下，能够节省数据线的线道

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的半导体存储器件原理图；

图2是本申请实施例提供的位线、列选单元和输入/输出电路连接的示意图；

图3是本申请实施例提供的第一列选单元和第一输入/输出电路连接的示意图；

图4是相关技术中的半导体存储器件原理图。

具体实施方式

下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

本申请实施例提供一种半导体存储器件，该半导体存储器件包括：存储阵列，该存储阵列包括若干列存储片元组，每列该存储片元组中包括至少一列存储片元，一列该存储片元引出一组位线。

第一列选单元，该第一列选单元位于该存储阵列的第一侧。

第二列选单元，该第二列选单元位于与该第一侧相对的第二侧。

各该存储片元组，通过对应的位线，按组依次交替连接在第一列选单元，第二列选单元上；连接到该第一列选单元上的该存储片元组，通过该第一列选单元，连接到第一输入/输出电路对应的接口；连接到该第二列选单元上的该存储片元组，通过该第二列选单元，连接到第二输入/输出电路对应的接口。

参照图1，其示出了本申请实施例提供的半导体存储器件原理图，如图1所示，该半导体存储器件包括：

存储阵列100，该存储阵列100包括若干列存储片元组，每列所述存储片元组中包括两列存储片元，一列所述存储片元引出一组位线，一组位线有三根。以第一存储片元组110为例，该第一存储片元组110包括两列存储片元，分别为第一存储片元111和第二存储片元112。

其中，该第一存储片元111包括一列第一存储单元1111和一列第二存储单元1112，该第一存储单元1111和第二存储单元1112均包括若干行存储位元。该第一存储片元111引出第一位线bl1、第二位线bl2和第三位线bl3；该第一存储单元1111连接第一位线bl1和第二位线bl2，该第二存储单元1112连接第二位线bl2和第三位线bl3；其中，第一存储单元1111和第二存储单元1112共用第二位线bl2。

继续参照图1，以第一存储单元1111上的第一存储位元m1，第二存储单元1112上的第二存储单元m2为例，该第一存储位元m1和第二存储单元m2均包括第一存储位c1和第二存储位c2，该第一存储位元m1的第一存储位c1连接第一位线bl1，第一存储位元m1的第二存储位c2连接第二位线bl2；第二存储单元m2的第一存储位c1连接第三位线bl3，第二存储单元m2的第二存储位c2连接第二位线bl2，第一存储位元m1和第二存储单元m2共用接第二位线bl2。

继续参照图1，第二存储片元112也包括两列存储单元，从第二存储片元112引出位线分别为位线bl4、bl5和bl6，其中位线bl5为第二存储片元112的两列存储单元共用位线。

可以理解的是，存储阵列100的最小单位为存储位元，图1所示的存储阵列100中包括按行、列排布的存储位元，每列存储位元形成一列存储单元，每两列存储单元形成一列存储片元，每两列存储片元形成一列存储片元组。

该半导体存储器件还包括行选单元400，该行选单元400包括若干条字线，如图1所示字线wl1、wl2、wl3、wl4......wlm，每条字线对应连接该存储阵列中的每一行存储位元，即存储阵列中的每一行存储位元共用一条字线。

本实施例中，半导体存储器件包括多条按照次序排列的接口，如图1中所示的i/01、i/02、i/03、i/04、i/05、i/06；第一输入/输出电路310包括序号为奇数的多个接口，如图1中所示的i/01、i/03、i/05，第二输入/输出电路320包括序号为偶数的多个接口，如图1中所示的i/02、i/04、i/06。

第一列选单元210位于存储阵列100的下侧，第二列选单元220位于存储阵列100的上侧，即本实施例中存储阵列100的下侧为第一侧，上侧为第二侧。

存储片元组按照次序排列，包括依次排列的第一存储片元组、第二存储片元组、第三存储片元组、第四存储片元组、第五存储片元组、第六存储片元组等。各存储片元组中的位线连接到对应序号的接口。

继续参照图1，第一存储片元组110中的位线bl1、bl2、bl3、bl4、bl5和bl6均连接到第一列选单元210，并通过第一列选单元210连接到第一输入/输出电路310的接口i/o1。第二存储片元组120中的位线bl7、bl8、bl9、bl10、bl11和bl12均连接到第二列选单元220，并通过第二列选单元220连接到第二输入/输出电路320的接口i/o2，以此类推(图中未显示)第三存储片元组中的位线通过第一列选单元连接到第一输入/输出电路的接口i/o3，第四存储片元组中的位线通过第二列选单元连接到第二输入/输出电路的接口i/o4，第五存储片元组中的位线通过第一列选单元连接到第一输入/输出电路的接口i/o5，第六存储片元组中的位线通过第二列选单元连接到第二输入/输出电路的接口i/o6等。

参照图2，其示出了本申请实施例提供的位线、列选单元和输入/输出电路连接的示意图。

如图2所示，存储阵列从左至右依次被划分为包括若干列存储片元组，每列存储片元组包括六个位线；第一列选单元和第一输入/输出电路位于存储阵列的下方，第二列选单元和第二输入/输出电路位于存储阵列的上方，该第一列选单元连接第一输入/输出电路，该第二列选单元连接第二输入/输出电路，第一输入/输出电路中包括序号为奇数的多个接口，第二输入/输出电路包括序号为偶数的多个接口；可选地，第一输入/输出电路中包括序号为偶数的多个接口，第二输入/输出电路包括序号为奇数数的多个接口。各列存储片元组的六条位线，按存储片元组从左至右次序，依次交替连接第一列选单元，第二列选单元，使得相邻两列存储片元组分别连接第一列选单元，第二列选单元。

继续参照图2，若干列存储片元组包括从左至右依次排布的第一存储片元组110、第二存储片元组120、第三存储片元组130和第四存储片元组140等。第一存储片元组110包括六个位线，分别为位线bl1、bl2、bl3、bl4、bl5和bl6；第二存储片元组120包括六个位线，分别为位线bl7、bl8、bl9、bl10、bl11和bl12；第三存储片元组130包括六个位线，分别为位线bl13、bl14、bl15、bl16、bl17和bl18；第四存储片元组140包括六个位线，分别为位线bl19、bl20、bl21、bl22、bl23和bl24。其中，第一存储片元组110的六个位线，和，第三存储片元组130的六个位线，向下连接第一列选单元210；第二存储片元组120的六个位线，和，第四存储片元组140的六个位线，向下连接第二列选单元220。

本实施例中，第一列选单元和第二列选单元均包括多个位线选择开关；

每个位线选择开关的一端对应连接一条位线，另一端连接对应的接口，位线选择开关还包括能够接收位线选择信号的控制端。

第一列选单元和第二列选单元能够通过位线选择信号选择对应的位线。

连接一列所述存储片元组的各个位线选择开关，其另一端相连形成一公共节点，所述接口连接对应的公共节点。

参照图3，其示出了本申请实施例提供的第一列选单元和第一输入/输出电路连接的示意图。

如图3所示，图3中仅展示了的第一存储片元组110和第三存储片元组130的位线，省略了其他存储片元组的位线。

其中，第一存储片元组110包括六个位线，分别为位线bl1、bl2、bl3、bl4、bl5和bl6，第一列选单元210中包括与第一存储片元组110的位线连接的第一位线选择开关组211，该第一位线选择开关组211包括位线选择开关c1、c2、c3、c4、c5和c6，该位线选择开关均包括第一连接端、第二连接端和控制端，位线选择开关的控制端用于连接位线选择信号以选择对应的位线；在第一位线选择开关组211中，各位线选择开关的第一连接端对应连接第一存储片元组110的各位线，第二连接端相连并连接到第一输入/输出电路310的第一接口i/o1。

图3中的第三存储片元组130包括六个位线，分别为位线bl13、bl14、bl15、bl16、bl17和bl18，第一列选单元210中包括与第三存储片元组130的位线连接的第三位线选择开关组213，该第三位线选择开关组213包括位线选择开关c13、c14、c15、c16、c17和c18，该位线选择开关均包括第一连接端、第二连接端和控制端，位线选择开关的控制端用于连接位线选择信号以选择对应的位线；在第三位线选择开关组213中，各位线选择开关的第一连接端对应连接第三存储片元组130的各位线，第二连接端相连并连接到第一输入/输出电路310的第三接口i/o3。

需要解释的是，对于第二位线选择开关组、第四位线选择开关组等序号为偶数的选择开关组位于第二列选单元中，其结构可参照图3所示，在此不作赘述。

图4为相关技术中的半导体存储器件原理图。如图4所示，在相关技术中，半导体存储器件包括存储阵列、行译码单元、列译码单元和输入输出电路；存储阵列的位线被按序号上下奇偶分布，即序号为奇数的位线向上连接列译码单元，序号为偶数的位线向下连接列译码单元。

其中列译码单元包括多个列选通单元，如第一列选通单元，第x列选通单元。存储阵列的位线被按序号上下奇偶分布，即序号为奇数的位线向上连接列译码单元，序号为偶数的位线向下连接列译码单元。

如图4所示，以位线bl1至位线bl12的布线结构为例。位线bl1、bl3、bl5、bl7、bl9和bl11六条位线向下连接第一列选通单元，位线bl2、bl4、bl6、bl8、bl10和bl12六条位线向上连接第一列选通单元，其中位线bl1、bl2和bl3，位线bl4、bl5和bl6，位线bl7、bl8和bl9，位线bl10、bl11和bl12分别对应连接在一列存储片元上，位线bl1至位线bl12通过第一列选通单元连接到输入输出电路的第一接口i/o1上。

由此可以看出，列译码单元连接输入输出电路，将位线对应分配给不同的接口，在列译码单元接收到列选信号时能够选通对应的位线，以使得对应的接口与所选通的位线之间形成信号通路。然而上述相关技术中的半导体存储器件，其位线布线结构使得列译码单元在将位线对应分配给不同的接口时，出现连接接口的数据线线道浪费的问题。

对比图1～图3所示的本申请实施例提供的半导体存储器件，与图4所示的相关技术中的半导体存储器件，可以看出，本申请实施例提供的半导体存储器件能够在保证外围电路连接的情形下，能够节省数据线的线道。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。