一种多模存储电路的制作方法

本实用新型涉及存储电路领域，尤其是涉及一种新型的多模存储电路。

背景技术：

数字电路的规模越来越大，存储的数据也越来越多，需要大面积的存储电路对数据进行存储，成本也越来越高。如何降低存储单元的成本以及高效的进行数据传输成了研究的热点，在数据存储中通常有静态存储器和动态存储器两种存储单元。静态存储器不会进行数据的刷新，通常数字电路采用动态存储器来进行数据的存储和刷新。动态存储器采用数字电路的工作方式，只对高低电平进行处理。本发明采用模拟电路的工作方式对数据进行写入、存储和读出。

技术实现要素：

本实用新型提出了一种新型的多模存储电路，采用模拟电路的工作方式，可以实现多位数据同时存储，达到低功耗、低成本的效果，可进行数据的刷新，采用分组译码选择的方式工作，可实现数据的高速传输。

本实用新型的主要内容包括：

一种多模存储电路，其特征在于，包括dac输入模块、地址分组译码选择电路、存储阵列以及adc输出模块；

由dac输入模块将多位数据转换成相应的电流或电压数据信号输出到存储阵列中，地址分组译码选择电路产生分组控制信号sel、读控制信号read和写控制信号write选择存储阵列中相应的存储单元进行读写操作，将存储单元中的数据读写至adc输出模块，经adc输出模块转换后输出。

进一步地，dac输入模块将n位的输入数据转换成相应的2ⁿ个梯度电流或电压中的一个。其参考电压可以由外部端口或电路内部进行配置，控制梯度电压的大小和间隔，便于adc读取电路转换相应的电压。n为正整数。

进一步地，所述的存储阵列分为2^h组，每组有2^l个存储单元。h、l均为正整数。

进一步地，所述的存储阵列采用分组开关选择的方式，降低数据写入和读出端口由开关引进的寄生电容，从而提高数据写入和读出的速度，接收来自地址分组译码选择电路的控制信号，选择对应的存储单元进行读写操作。

进一步地，地址分组译码选择电路的地址码共h+l位。

进一步地，由h位的高位地址产生2^h个分组控制信号sel选择存储阵列中相应的组，l位的低位地址产生2^l个读控制信号和2^l个写控制信号选择相应组中的存储单元进行读或写。

进一步地，adc输出模块将读出的电压或者电流梯度信号进行量化以及转换恢复输入的n位数据。

进一步地，存储单元包括nmos管和连接在nmos管栅极与地间的电容；输入存储单元的数据信号在地址分组译码选择电路的写控制信号write控制下写在电容上，此时读控制信号read关闭；当数据信号完全写入电容c上，写控制信号write信号关闭，读控制信号read信号打开，使电容c上的数据信号经过nmos管转换为电流信号由漏极输出。

进一步地，地址分组译码选择电路输入端输入的高地址位经过第一译码器产生分组控制信号sel；低地址位经过第二译码器产生的控制信号，与读信号相与产生读控制信号read，与写信号相与产生写控制信号write。

本实用新型的有益效果在于：

本实用新型提出了一种新型的多模存储电路，通过dac将多位数据转换成相应的电压梯度存储在电容上，再由adc进行转换和读出恢复输入的数据，降低了存储单元的数目，达到了低功耗低成本的要求；同时存储阵列采用分组译码选择的方式降低了写入和读出端口由开关引进的寄生电容，提高了数据写入和读出的速度，达到高速传输数据的要求。

附图说明

图1为本实用新型的多模存储结构示意图；

图2为本实施例的多模存储结构示意图；

图3为本实施例的存储单元电路示意图；

图4为本实施例的多模存储单元示意图；

图5为本实施例的存储阵列_1x32示意图；

图6为本实施例的地址分组译码选择电路示意图。

具体实施方式

以下结合附图对本实用新型所保护的技术方案做具体说明。

请参照图1至图6。本实用新型提出了一种新型的多模存储电路，包括存储阵列、dac、adc以及地址分组译码选择电路。本实施例中，以2位输入数据、10位地址分组译码选择电路（高5位、低5位）、32x32存储阵列（含32组、每组32个存储单元）为例进行说明。

所述的两位输入两位输出的多模存储器结构，可同时有256组这样的结构并行工作，从此实现512x1024的存储容量的多模sram电路。如图1所示，数据由输入端din1din1、din0经过2位dac产生四个梯度的输出电压输出到存储阵列_32x32输入端vin，经过地址译码选择模块产出分组控制信号sel、读控制信号read、写控制信号write选择相应的存储单元进行读写操作，输出电流信号经过电阻r转换成电压输入到2位adc的输入端，在将数据完全写入到电容之后，在clk时钟控制下输出数据。

如图2所示，所述多模存储单元具体电路，输入信号vin1在写控制信号write控制下将数据存在电容c上，此时读控制信号read关闭；当数据完全写入电容c上，写控制信号write信号关闭，读控制信号read信号打开，电容c上的电压经过nmos管转换为电流信号iout1输出到下一级电路。

如图3所示，为1个多模存储单元示意图，所述存储阵列_1x32由32个多模存储单元构成，所有多模存储单元的输入信号vin2连接到左边分组控制信号sel控制的开关上，所有多模存储单元的输出信号iout2连接到右边分组控制信号sel控制的开关上。在分组控制信号sel信号打开开关接通时，该存储阵列_1x32被选中，同时接收到读、写控制信号read、write，选中存储阵列_1x32中的一个多模存储单元将数据进行读写操作。

如图4所示，为1个存储阵列_1x32示意图，所述存储阵列_32x32由32个存储阵列_1x32构成，每个存储阵列_1x32由一个对应的分组控制信号sel信号控制，共有32个分组控制信号sel信号，所有的存储阵列_1x32的输入信号vin3端口都连接到一块构成存储阵列_32x32的输入信号vin；所有的存储阵列_1x32的输出信号iout3信号连接到一块构成存储阵列_32x32的输出信号iout。在分组控制信号sel控制信号控制下，选择其中的一个存储阵列_1x32进行数据的读写操作。

如图5所示，所述的地址分组译码选择电路的输入端输入10位地址位，高五位地址位经过一个5-32译码器产生32个分组控制信号sel；低五位地址位经过5-32译码器产生32个控制信号，与外部端口来的读信号data_r相与产生32个读控制信号read<31:0>，与外部端口来的写信号data_w相与产生32个写控制信号write<31:0>。

以上所述仅为本实用新型的实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。