振荡电路及存储器的制作方法

1.本发明涉及半导体存储器技术领域，特别是涉及一种振荡电路及存储器。


背景技术：

2.目前nor flash读取、写入和擦除数据均需要高压系统生成对应的电压，而高压系统中必不可少的电路包括振荡电路；振荡电路的功耗和输出频率是很重要的设计参数，输出频率还将直接影响高压系统输出的性能。
3.振荡电路的目的是产生一个稳定的时钟供系统使用，传统结构为环路振荡器，由奇数个反相器首尾相接来实现，如图1所示。每个反相器把输入信号的波形完全转换成对应的输出信号波形需要一定的时间，这个时间这里称为反相器的延迟时间。假设每个反相器的延迟时间为t_d，那么2n+3(n≥0，n∈n)级反相器的延迟为(2n+3)t_d。图1中假设in由低电平
‘0’
转换为高电平
‘1’
开始，经过(2n+3)t_d时间的延迟后out点会被拉成低电平
‘0’
，再过(2n+3)t_d时间的延迟后out点会被拉成高电平
‘1’
，形成一个周期的翻转，以一定时间反复进行高低电平转换形成时钟。这个固定的时间即为该环路振荡器的时钟周期t，大小为2(2n+3)t_d，最后再通过公式f＝1/t转换为频率，其中t为振荡器的时钟周期，f为该振荡器的时钟频率。
4.环路振荡器频率相关的主要参数为反相器的延迟时间t_d，但该时间是跟随电源电压的变化而变化，通常电源电压越高，时钟频率将越快，时钟频率将直接影响高压系统中电荷泵(charge pump)的性能。在电荷泵系统中时钟频率f和效率η的关系如图2所示，在一定频率范围效率随时钟频率的增加而增加，超过一定频率后效率反而随时钟频率的增加而降低。实际电荷泵系统设计中最快的时钟频率一般不超过最优频率点f2，通常情况设计会考虑放在f1这个频率点。当时钟频率波动范围较大时，有部分条件下将会是一个很低的效率点。出于这些考虑，相对稳定的时钟将至关重要，而传统结构往往随电源电压的波动而波动，在整个工作电压下将是一个很宽的范围，这样导致增加设计难度的前提下还会损失部分性能。


技术实现要素：

5.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种振荡电路及存储器，用于解决现有技术中振荡电路的输出频率受电源电压影响的问题。
6.为实现上述目的及其他相关目的，本发明提供一种振荡电路，所述振荡电路至少包括：
7.基准电流产生模块，用于产生与电源电压无关的基准电流；
8.基准电压产生模块，用于产生与电源电压线性相关的基准电压；
9.充放电模块，连接于所述基准电流产生模块及所述基准电压产生模块的输出端，基于所述基准电流及所述基准电压对两条相同的充放电通路进行充放电，其中，两条充放电通路的充放电状态相反，且放电时间与所述电源电压无关；
10.反馈模块，连接于所述充放电模块的输出端，基于所述充放电模块的输出信号产生所述充放电模块的充放电控制信号；以及，
11.时钟输出模块，连接于所述反馈模块的输出端，基于所述充放电控制信号产生时钟信号。
12.可选地，所述基准电流产生模块包括第一pmos管、第二pmos管、第三pmos管、第一nmos管、第二nmos管及电阻；
13.所述电阻的一端接地，另一端连接所述第一nmos管的源极；所述第一nmos管的漏极连接于所述第一pmos管的漏极和栅极；所述第一pmos管的源极连接所述电源电压；所述第二pmos管的源极连接所述电源电压，栅极连接所述第一pmos管的栅极，漏极连接所述第二nmos管的漏极和栅极；所述第二nmos管的栅极连接所述第一nmos管的栅极，源极接地；所述第三pmos管的源极连接所述电源电压，栅极连接所述第一pmos管的栅极，漏极输出所述基准电流。
14.可选地，所述基准电压产生模块包括第四pmos管、第五pmos管及第一电流源；
15.所述第四pmos管的源极连接所述电源电压，栅极和漏极连接所述第五pmos管的源极；所述第五pmos管的栅极和漏极连接所述第一电流源；所述第五pmos管的漏极输出所述基准电压。
16.更可选地，所述第一电流源由所述基准电流通过电流镜镜像得到。
17.可选地，所述充放电模块包括第一充放电通路及第二充放电通路；
18.所述第一充放电通路包括第六pmos管、第七pmos管、第三nmos管、第二电流源及第一电容；所述第六pmos管的源极连接所述电源电压，栅极接收第一充放电控制信号，漏极连接所述第一电容的上极板；所述第一电容的下极板接地；所述第七pmos管的源极连接所述第一电容的上极板，栅极连接所述基准电压，漏极连接所述第三nmos管的漏极并输出第一充放电信号；所述第三nmos管的栅极接收所述第一充放电控制信号，源极连接所述第二电流源；
19.所述第二充放电通路包括第八pmos管、第九pmos管、第四nmos管、第三电流源及第二电容；所述第八pmos管的源极连接所述电源电压，栅极接收第二充放电控制信号，漏极连接所述第二电容的上极板；所述第二电容的下极板接地；所述第九pmos管的源极连接所述第二电容的上极板，栅极连接所述基准电压，漏极连接所述第四nmos管的漏极并输出第二充放电信号；所述第四nmos管的栅极接收所述第二充放电控制信号，源极连接所述第三电流源；
20.其中，所述第一充放电控制信号与所述第二充放电控制信号为反相信号。
21.更可选地，所述第一充放电控制信号与所述第二充放电控制信号的占空比为50％。
22.更可选地，所述第二电流源及所述第三电流源由所述基准电流通过电流镜镜像得到。
23.更可选地，所述时钟信号的周期满足：
24.t
clk
＝(2c*v
thp
)/(k*ibias)；
25.其中，t
clk
为时钟周期，v
thp
为pmos器件的阈值电压，c为所述第一电容与所述第二电容的容值，ibias为所述基准电流，k为产生所述第二电流源与所述第三电流源的镜像倍
数。
26.更可选地，所述反馈模块包括rs锁存器、与逻辑单元及或逻辑单元；所述rs锁存器的第一输入端接收所述第一充放电信号，第二输入端接收所述第二充放电信号；所述与逻辑单元的第一输入端连接使能信号，第二输入端连接所述rs锁存器的第一输出端，输出所述第二充放电控制信号；所述或逻辑单元的第一输入端所述使能信号的反信号，第二输入端连接所述rs触发器的第二输出端，输出所述第一充放电控制信号。
27.更可选地，所述rs锁存器包括第一与非逻辑单元及第二与非逻辑单元，所述第一与非逻辑单元的第一输入端连接所述第一充放电信号，第二端连接所述第二与非逻辑单元的输出端，输出端作为所述rs锁存器的第一输出端；所述第二与非逻辑单元的第一输入端连接所述第二充放电信号，第二端连接所述第一与非逻辑单元的输出端，输出端作为所述rs锁存器的第二输出端。
28.可选地，所述时钟输出模块包括第一驱动单元及第二驱动单元；所述第一驱动单元接收所述第二充放电控制信号，产生第一时钟信号；所述第二驱动单元接收所述第一充放电控制信号，产生第二时钟信号；所述第一时钟信号与所述第二时钟信号为反信号。
29.为实现上述目的及其他相关目的，本发明提供一种存储器，所述存储器至少包括：上述振荡电路，所述振荡电路为所述存储电路提供时钟信号。
30.可选地，所述振荡电路为所述存储器中的高压产生模块提供时钟信号。
31.更可选地，所述存储器为nor flash。
32.如上所述，本发明的振荡电路及存储器，具有以下有益效果：
33.本发明的振荡电路可生成低功耗、与电源电压无关、频率稳定可调且占空比50％的时钟信号，应用范围广；在nor flash存储器中，可为nor flash存储器的高压产生模块提供高质量的时钟信号，提高存储器的工作性能。
附图说明
34.图1显示为现有技术中的环路振荡器的结构示意图。
35.图2显示为时钟频率和电荷泵效率关系的示意图。
36.图3显示为本发明的振荡电路的结构示意图。
37.图4显示为本发明的基准电流产生模块的结构示意图。
38.图5显示为本发明的基准电压产生模块的结构示意图。
39.图6显示为本发明的基准电压产生模块的一种具体实现方式示意图。
40.图7显示为本发明的充放电模块的结构示意图。
41.图8显示为本发明的反馈电模块的结构示意图。
42.图9显示为本发明的振荡电路的工作时序示意图。
43.元件标号说明
[0044]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
振荡电路
[0045]
11
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
基准电流产生模块
[0046]
12
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
基准电压产生模块
[0047]
13
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
充放电模块
[0048]
131
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一充放电通路
[0049]
132
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二充放电通路
[0050]
14
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
反馈模块
[0051]
141
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
rs锁存器
[0052]
141a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一与非逻辑单元
[0053]
141b
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二与非逻辑单元
[0054]
142
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
与逻辑单元
[0055]
143
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
或逻辑单元
[0056]
15
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
时钟输出模块
具体实施方式
[0057]
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0058]
请参阅图3～图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0059]
实施例一
[0060]
如图3所示，本实施例提供一种低功耗且输出频率不随电源电压变化而漂移的振荡电路1，所述振荡电路1包括：
[0061]
基准电流产生模块11，基准电压产生模块12，充放电模块13，反馈模块14及时钟输出模块15。
[0062]
如图3所示，所述基准电流产生模块11用于产生一个稳定且与电源电压无关的基准电流ibias。
[0063]
具体地，如图4所示，作为示例，所述基准电流产生模块11包括第一pmos管p1、第二pmos管p2、第三pmos管p3、第一nmos管n1、第二nmos管n2及电阻r1。所述电阻r1的一端接地，另一端连接所述第一nmos管n1的源极；所述第一nmos管n1的漏极连接于所述第一pmos管p1的漏极和栅极；所述第一pmos管p1的源极连接所述电源电压vdd；所述第二pmos管p2的源极连接所述电源电压vdd，栅极连接所述第一pmos管n1的栅极，漏极连接所述第二nmos管n2的漏极和栅极；所述第二nmos管n2的栅极连接所述第一nmos管n1的栅极，源极接地；所述第三pmos管p3的源极连接所述电源电压vdd，栅极连接所述第一pmos管p3的栅极，漏极输出所述基准电流ibias。
[0064]
需要说明的是，任意能产生与电源电压无关的基准电流ibias的电路结构均适用于本发明，不以本实施例为限。
[0065]
如图3所示，所述基准电压产生模块12用于产生一个与电源电压线性相关的基准电压vbias。
[0066]
具体地，在本实施例中，所述基准电压产生模块12基于所述基准电流ibias产生所述基准电压vbias。如图5所示，作为示例，所述基准电压产生模块12包括第四pmos管p4、第
五pmos管p5及第一电流源ibias1。所述第四pmos管p4的源极连接所述电源电压vdd，栅极和漏极连接所述第五pmos管p5的源极；所述第五pmos管p5的栅极和漏极连接所述第一电流源ibias1；所述第五pmos管p5的漏极输出所述基准电压vbias。作为本示例的一种实现方式，所述第一电流源ibias1由所述基准电流ibias通过电流镜镜像得到；如图6所示，第五nmos管n5的漏极和栅极接收所述基准电流ibias，源极接地；第六nmos管n6的源极接地，栅极连接所述第五nmos管n5的栅极以接收偏置电压vbn，漏极连接所述第五pmos管n5的漏极；基于偏置电压vbn调整流经所述第六nmos管n6的电流，进而得到所述第一电流源ibias1；通过调整进行比例关系可实现对所述第一电流源ibias1大小的调节，在此不一一赘述。
[0067]
具体地，所述基准电压产生模块12工作时，所述电源电压vdd通过二极管结构的第四pmos管p4和第五pmos管p5，在弱电流ibias1作用下产生所述基准电压vbias，因为电压通过正向导通二极管结构时将会降低一个阈值电压vth，所以，所述基准电压vbias的电压值为vdd-2*v
thp
，其中，v
thp
为所述第四pmos管p4和所述第五pmos管p5的阈值电压。
[0068]
如图3所示，所述充放电模块13连接于所述基准电流产生模块11及所述基准电压产生模块12的输出端，基于所述基准电流ibias及所述基准电压vbias对两条相同的充放电通路进行充放电，其中，两条充放电通路的充放电状态相反，且放电时间与所述电源电压vdd无关。
[0069]
具体地，在本实施例中，所述充放电模块13包括第一充放电通路131及第二充放电通路132。所述第一充放电通路131包括第六pmos管p6、第七pmos管p7、第三nmos管n3、第二电流源ibias2及第一电容c1。所述第六pmos管p6的源极连接所述电源电压vdd，栅极接收第一充放电控制信号cs1，漏极连接所述第一电容c1的上极板；所述第一电容c1的下极板接地；所述第七pmos管p7的源极连接所述第一电容c1的上极板，栅极连接所述基准电压vbias，漏极连接所述第三nmos管n3的漏极并输出第一充放电信号vd1；所述第三nmos管n3的栅极接收所述第一充放电控制信号cs1，源极连接所述第二电流源ibias2。所述第二充放电通路132包括第八pmos管p8、第九pmos管p9、第四nmos管n4、第三电流源ibias3及第二电容c2；所述第八pmos管p8的源极连接所述电源电压vdd，栅极接收第二充放电控制信号cs2，漏极连接所述第二电容c2的上极板；所述第二电容c2的下极板接地；所述第九pmos管p9的源极连接所述第二电容c2的上极板，栅极连接所述基准电压vbias，漏极连接所述第四nmos管n4的漏极并输出第二充放电信号vd2；所述第四nmos管n4的栅极接收所述第二充放电控制信号cs2，源极连接所述第三电流源ibias3；其中，所述第一充放电控制信号cs1与所述第二充放电控制信号cs2为反相信号。
[0070]
具体地，作为示例，所述第二电流源ibias2与所述第三电流源ibias3由所述基准电流ibias通过电流镜镜像得到，参见图6，在此不一一赘述。
[0071]
具体地，作为另一示例，所述第一充放电控制信号cs1与所述第二充放电控制信号cs2的占空比为50％；在实际使用中，可根据需要设定占空比，不以本实施例为限。
[0072]
需要说明的是，所述第一充放电通路131与所述第二充放电通路132的结构相同，且所述第六pmos管p6与所述第八pmos管p8的尺寸相同、所述第七pmos管p7与所述第九pmos管p9的尺寸相同、所述第三nmos管n3与所述第四nmos管n4的尺寸相同、所述第一电容c1与所述第二电容c2的容量相同、所述第二电流源ibias2与所述第三电流源ibias3相等。
[0073]
具体地，以所述第一充放电通路131为例，当所述第一充放电通路131工作时，所述
第六pmos管p6及所述第三nmos管n3受所述第一充放电控制信号cs1控制。当所述第一充放电控制信号cs1为
‘0’
时，所述第六pmos管p6导通，所述第三nmos管n3关闭，所述第一电容c1通过所述第六pmos管p6进行充电，最终节点vc1与节点vd1会被充电到vdd，即充电到
‘1’
。当所述第一充放电控制信号cs1为
‘1’
时，所述第六pmos管p6关闭，所述第三nmos管n3导通，所述第一电容c1通过所述第七pmos管p7及所述第三nmos管n3进行放电，放电电流为ibias2。但由于所述第七pmos管p7的gate电压为vbias，且pmos导通条件为v
gs
》v
thp
，所以节点vc1最终能放电到vdd-v
thp
，但节点vd1会放电到gnd，即能放电到
‘0’
。对节点vc1而言，当所述第一充放电控制信号cs1为
‘1’
放电时，放电电压从vdd放电到vdd-v
thp
，压差固定δv为pmos器件阈值电压，由于所述第二电流源ibias2同样不随电源电压的变化而变化，放电时间tc满足：tc＝(c*δv)/ibias2，其中，c为所述第一电容c1的容值，ibias2为所述第二电流源的电流值，可知，放电时间tc将不随电源电压变化。
[0074]
具体地，所述第二充放电通路132的原理相同，只是充放的状态与所述第一充放电通路131相反，在此不一一赘述。反复对所述第一充放电通路131及所述第二充放电通路132进行充放电就能输出时钟信号，且周期为2*tc。
[0075]
如图3所示，所述反馈模块14连接于所述充放电模块13的输出端，基于所述充放电模块13的输出信号产生所述充放电模块13的充放电控制信号。
[0076]
具体地，在本实施例中，所述反馈模块14包括rs锁存器141、与逻辑单元412及或逻辑单元143。所述rs锁存器141的第一输入端in1接收所述第一充放电信号vd1，第二输入端in2接收所述第二充放电信号vd2；所述与逻辑单元142的第一输入端连接使能信号en，第二输入端连接所述rs锁存器141的第一输出端q，输出所述第二充放电控制信号cs2；所述或逻辑单元143的第一输入端所述使能信号的反信号enb，第二输入端连接所述rs触发器141的第二输出端qb，输出所述第一充放电控制信号cs1。作为示例，所述rs锁存器141采用与非逻辑单元实现，如图8所示，所述rs锁存器141包括第一与非逻辑单元141a及第二与非逻辑单元141b，所述第一与非逻辑单元141a的第一输入端连接所述第一充放电信号vd1，第二端连接所述第二与非逻辑单元141b的输出端，输出端作为所述rs锁存器141的第一输出端；所述第二与非逻辑单元141b的第一输入端连接所述第二充放电信号vd2，第二端连接所述第一与非逻辑单元141a的输出端，输出端作为所述rs锁存器141的第二输出端。在实际使用中，可根据需要选择不同的器件实现所述rs锁存器141，不以本实施例为限。
[0077]
具体地，所述第一充放电通路131的放电完成后再对所述第二充放电通路132进行放电需要一个反馈系统，本发明利用所述rs锁存器141中输入信号相反的两种状态来实现反馈，如下表所示：当第一输入端in1为
‘1’
，第二输入端in2为
‘0’
时，第一输出端q为
‘0’
，第二输出端qb为
‘1’
；当第一输入端in1变为
‘0’
，第二输入端in2变为
‘1’
时，第一输出端q为
‘1’
，第二输出端qb为
‘0’
。
[0078]
in1in2qqb00110110100111保持保持
[0079]
如图3所示，所述时钟输出模块15连接于所述反馈模块14的输出端，基于所述充放
电控制信号产生时钟信号。
[0080]
具体地，所述时钟输出模块15包括第一驱动单元及第二驱动单元(图中未显示)；所述第一驱动单元接收所述第二充放电控制信号cs2，产生第一时钟信号ck。所述第二驱动单元接收所述第一充放电控制信号cs1，产生第二时钟信号ckb；所述第一时钟信号ck与所述第二时钟信号ckb为反信号。作为示例，所述第一驱动单元及所述第二驱动单元均包括奇数级串联的反相器，包括但不限于1级或3级反相器，通过反相器增强驱动能力。
[0081]
需要说明的是，在实际使用中，任意能增强驱动能力的驱动单元结构均适用于本发明，不以本实施例为限。
[0082]
如图9所示，为所述振荡电路1的工作时序图，其中，en为电路使能信号，作为示例，高电平有效。当使能信号en从
‘0’
为
‘1’
时，所述第一充放电控制信号cs1从
‘1’
变为
‘0’
，所述第一电容c1通过所述第六pmos管p6充电，节点vd1通过所述第六pmos管p6及所述第七pmos管p7充电；同时，所述第二充放电控制信号cs2从
‘0’
变为
‘1’
，所述第二电容c2通过所述第九pmos管p9及所述第四nmos管n4以小电流ibias3放电到所述第九pmos管p9截止，由于所述第二电容c2被所述第九pmos管p9隔离，节点vd2会快速放电到
‘0’
。
[0083]
当节点vd2放电到
‘0’
时，会通过所述rs锁存器141反馈导致所述第一充放电控制信号cs1从
‘0’
变为
‘1’
，所述第一电容c1通过所述第七pmos管p7及所述第三nmos管n3以小电流ibias2放电到所述第七pmos管p7截止，此时由于所述第一电容c1被所述第七pmos管p7隔离，节点vd1会快速放电到
‘0’
。
[0084]
当节点vd1放电到
‘0’
会再对所述第二电容c2进行放电，这样能形成两个相位相反的信号cs1和cs2，再通过时钟输出模块最终输出时钟信号ck和ckb。
[0085]
本发明通过特定结构得到和电源相关的基准电压，再充分利用pmos器件的导通特性，消除电源的影响得到电源无关的固定压差，再通过配合基准电流产生方案和rs锁存结构，实现一种输出频率和电源电压无关的振荡电路。本发明的时钟信号的周期满足如下关系式：
[0086]
t
clk
＝(2c*v
thp
)/(k*ibias)；
[0087]
其中，t
clk
为时钟周期，v
thp
为pmos器件的阈值电压，c为所述第一电容与所述第二电容的容值，ibias为基准电流，k为产生所述第二电流源ibias2与所述第三电流源ibias3的镜像倍数；不含与电源电压vdd相关参数。可以通过调整电容大小、基准电流大小和镜像倍数中任意变量得到想要的时钟周期。
[0088]
实施例二
[0089]
本实施例提供一种存储器，所述存储器至少包括：实施例一的振荡电路1，所述振荡电路1为所述存储器提供时钟信号。
[0090]
作为示例，所述振荡电路1为所述存储器中的高压产生模块提供时钟信号，以确保高压产生模块的输出性能。所述高压产生模块为所述存储器提供高压信号。
[0091]
需要说明的是，所述存储器包括但不限于nor flash，任意需要输出频率不随电源电压变化的高质量时钟信号的装置均适用于本发明，在此不一一赘述。
[0092]
综上所述，本发明提供一种振荡电路及存储器，包括：基准电流产生模块，用于产生与电源电压无关的基准电流；基准电压产生模块，用于产生与电源电压线性相关的基准电压；充放电模块，连接于所述基准电流产生模块及所述基准电压产生模块的输出端，基于
所述基准电流及所述基准电压对两条相同的充放电通路进行充放电，其中，两条充放电通路的充放电状态相反，且放电时间与所述电源电压无关；反馈模块，连接于所述充放电模块的输出端，基于所述充放电模块的输出信号产生所述充放电模块的充放电控制信号；以及，时钟输出模块，连接于所述反馈模块的输出端，基于所述充放电控制信号产生时钟信号。本发明的振荡电路可生成低功耗、与电源电压无关、频率稳定可调且占空比50％的时钟信号，应用范围广；在nor flash存储器中，可为nor flash存储器的高压产生模块提供高质量的时钟信号，提高存储器的工作性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0093]
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。