专利名称：字线驱动器电路的制作方法
技术领域：
本发明一般涉及存储器集成电路中的字线驱动器，特别涉及用于动态随机存取存储器(DRAM)电路的字线驱动器电路，其改善的驱动能力将字线驱动至高于正电源电压。
存储器集成电路通常包括位于字线和位线交叉点上的大量的存储单元。根据外部提供的存储单元地址信息来选择字线。与选定的字线耦连的位线负荷该选定的存储单元的内容。在DRAM中字线的选择通常包括将较重的容性负载的负载的互连线从负电源电压Vss的逻辑低电平驱动到高于正电源电压的逻辑高电压电平。与每个字线耦连的所有存储单元存取晶体管的栅电容是字线大容性负载的主要贡献者。所以驱动每个字线的电路必须能以所需速度把重负载线驱动到所需的高电压电平。
图1表示一普通的现有的字线驱动器电路。当选择字线时，在与门(与非门跟着个反相器)的输入端的逻辑高地址输入使结点N1确立为逻辑高(或电源)电压Vcc。结点N3被反相器100拉到逻辑低(例如地)电平，关断晶体管M3。晶体管M1因在其栅极端子的Vcc而导通，为结点N1和N2间提供一导电通道。这就允许字线驱动器晶体管M2(结点N2)的栅极端子的电压跟随结点N1的电压上升，但是仅上升至Vcc-Vt的电平，Vt是M1的阈值电压。然后将时钟信号φ1施加到字线驱动器晶体管M2的漏极端子。当信号φ1从地电平上升，向高于Vcc(如1.5×Vcc)改变时，结点N2的电平被晶体管M2的沟道电容自举上升。所以，不管结点N2的杂散电容，结点N2的电压可以上升至近似(Vcc-Vt)加上(1.5×Vcc)。于是晶体管M2被Vcc-Vt的栅源电压偏置，使其具有一定的导通电平。
对于为低功率电源电压(如3.3V)而设计的那些存储器电路而言，晶体管阈值电压(如0.8V)占工作电压的很大的百分比。于是，阈值电压损失的后果对工作在3.3V Vcc电平的WL驱动器电路的驱动能力比对工作在5.0V Vcc的相同电路的情况更为严重。为了以可比及的速度保持相同的驱动能力，驱动器晶体管M2的大小在低压应用中应该加以增大。这样就增大了电路面积与制造成本。
所以，需要一种在DRAM中特别是在较低的电源电压电平下的更为有效的字线驱动器电路。
本发明提供一种使驱动器晶体管的偏置电压增至最大的存储器电路字线驱动器的方法及设备。本发明不将隔离晶体管的栅极端子连到恒定的电压Vcc上，而使栅极端子上的电压自举，以允许全部Vcc传递到WL驱动器晶体管的栅极端子。然后，在WL驱动器晶体管的漏极的时钟信号使WL驱动器晶体管的栅极端子上的电压自举到高电压电平之前，隔离晶体管的栅极端子电压就下降到Vcc电平。这样，WL驱动器晶体管的栅极端子被箝在自举电压的最大值上。
所以，在一实施例中，本发明提供一种驱动存储器电路中的字线的方法，包括选择一字线的步骤和将逻辑高电压施加至对应于选定字线的WL驱动器电路的输入端的步骤。该方法还包括将WL驱动器电路内的隔离晶体管的栅极端子的电压提升至高于逻辑高电压，通过其沟道将满逻辑高电压传送至字线驱动器晶体管的栅极端子。然后，将隔离晶体管栅极端子的电压从其提升的电平降至逻辑高电压。最终，WL驱动器晶体管的漏极端子的电压从地电平提升至高于逻辑高电压电平的电压。
在另一实施例中，本发明提供在存储器电路中的具有一输入端子和一与字线耦连的输出端子的字线驱动器电路。字线驱动器包括一具有与输入端子耦连的第一载流端子的隔离晶体管、一具有与隔离晶体管的栅极端子耦连的输出端子的隔离晶体管驱动器电路以及一具有与隔离晶体管的第二载流端子耦连的栅极端子的字线驱动器晶体管。该字线驱动器晶体管还包括与时钟信号耦连的第一载流端子和与该字线耦连的第二载流端子。该隔离晶体管驱动器电路使该隔离晶体管的栅极端子电压瞬间增至高于逻辑高电压电平，然后降回到逻辑高电压电平。
参照下面的详细说明和附图，可以更好地理解本发明的字线驱动器电路的本质和优点。
图1是一般现有技术的字线驱动器电路的原理图；图2是依照本发明的字线驱动器电路；图3是表明本发明的字线驱动器电路工作的时序曲线图；以及图4是更详细地表明了该字线驱动器电路的典型的实施例。
参照图2，表示出本发明的字线驱动器电路有个隔离晶体管驱动器200，以其输出信号VG驱动晶体管M1的栅极端子。晶体管M1将电路的输入端(结点N1)连接至WL驱动器晶体管M2的栅极端子(结点N2)。晶体管M3也连至WL，当激励时将它下拉到地电位。晶体管M2连至时钟信号φ1，为WL提供增高电压。
工作时，驱动器200产生一VG信号，它在逻辑高电压(如Vcc)和Vcc的增高形式(如1.5×Vcc)之间交替。参照图3的时序曲线图，在字线选择之前和启始(即N1在逻辑低电平)时，VG处于较高电压1.5×Vcc。当选择此字线时，结点N1的电压移至逻辑高电压Vcc。因为VG＝1.5×Vcc使晶体管M1导通，其导电的沟道允许结点N2的电压跟随N1上升至Vcc。因为晶体管M1的栅极电压比Vcc高出一个阈值电压Vt以上，N2的电压达到满Vcc电平。此处，驱动器200使VG的电压从其增高电平下降至Vcc。
在VG下降至Vcc之后，使时钟信号φ1从地电平增高至高于Vcc的电压，如1.5×Vcc。晶体管M2的沟道电容使结点N2的电压增高了一个等于1.5×Vcc的量。于是，结点N2的电平上升至2.5×Vcc(忽略因结点N2杂散电容的电荷泄漏)。VG返回至Vcc的电压下降确保当它从Vcc向2.5×Vcc变化时，在结点N2没有自举电荷的放电路径。于是，驱动器晶体管M2享有大的栅-源电压，将WL拉至增高的φ1信号。大的栅-源电压降低了对驱动器晶体管M2的规格要求。
再参照图3的时序曲线图，通过φ1的电压下降，优先完成WL的脱选，所以在结点N1脱离确立的电平之前，WL就下降至地电平。这避免了当晶体管M3两端存在很大的会引起可靠性问题的漏-源电压时的晶体管M3的导通。
图4表示用于隔离晶体管驱动器块200的示范性电路实施例。该电路包括一对耦连至Vcc的晶体管M4和M5，其栅/漏端子是交叉耦连的。连接成二极管的晶体管M6和M7分别与晶体管M5和M4并联连接。升压电容器C1和C2的上板极分别与晶体管M4和M5的漏极(结点N4和VG)连接。反相器400连接在升压电容器C1和C2的下板极，即结点N5和N6之间。
假定，结点N5和N6的电压长时间各自处于逻辑低(地)电平，电荷泄漏通过R-型衬底中的晶体管M4和M7的n型漏区，会使结点N4的电压向下变为地电平。然而，接成二极管的晶体管M7可防止结点N4的电压下降超过一个阈值(M7的Vt)而低于Vcc。VG的电压应仍处于Vcc-Vt。当结点N5的电压从地电平切换至逻辑高电平(Vcc)时，反相器400使结点N6切换降至地电平。因N5向Vcc变化，结点N4的电压被电容C1提升相同的量。于是，当晶体管M4截止时，结点N4的电压达到2Vcc-Vt。因在其栅极端子的电压为2Vcc-Vt，晶体管M5将VG拉至满Vcc，同时结点N6处于地电平。于是，当结点N5的电压切换至Vcc以上时，VG切换降至满Vcc。
当结点N5的电压再切换回到地电平时，结点N6切换至Vcc。此时，由于结点N6电压的上升导致VG通过电容C2自举至2Vcc(假定杂散电容Cs为零)。由于在其栅极端子的2Vcc，晶体管M4使结点N4保持满Vcc值，使晶体管M5截止。于是，当结点N5的电压切换到地电平时，VG切换至2Vcc。
驱动器电路200的输出驱动大量的字线驱动器电路。于是，信号VG必定驱动一良好规格杂散电容Cs(图4虚象所示)。此杂散电容Cs形成对电容器C2的分压。给定一近似等于Cs值C2电容量，当结点N6的电压从地电平切换至Vcc时，结点VG被自举Vcc/2(至1.5Vcc的总值)。由于晶体管M5不允许VG的电压下降至Vcc以下，当结点N6为低电平时，容性分压器的效果会导致VG的电压在Vcc和1.5×Vcc之间交变。于是，一旦电路开始导通，它就产生在Vcc和1.5×Vcc间切换的预期的VG电压。
综上所述，本发明提供一种改善的用于在存储器电路中的字线的电路和方法。本发明瞬时间自举隔离晶体管栅极端子的电压，允许满逻辑高电平传送至WL驱动器晶体管的栅极端子。这使得WL驱动器晶体管的自举偏置电压最大化，改善了其驱动能力。虽然在上面对本发明的具体实施方案作了完整的说明，但也可采用各种各样的改型、变化和替换。所以，本发明的范畴不应限于所描述的实施方案，而应由所附权利要求书限定。
权利要求
1.一种具有一输入端子和一输出端子，其输出端耦连至字线的字线驱动器电路，该电路包括一隔离晶体管，其第一端子耦连至输入端子；以及一字线驱动器晶体管，其栅极端子耦连至所述隔离晶体管的第二端子，其第一端子耦连至升压信号而其第二端子耦连至字线，其特征在于，所述隔离晶体管的所述栅极端子的电压被瞬时间增压高于逻辑高电压电平。
2.权利要求1的字线驱动器电路，其特征在于还包括一其输出端子耦连至隔离晶体管栅极端子的隔离晶体管驱动器电路，所述隔离晶体管驱动器电路将其输出端子的电压瞬时间从所述的逻辑高电压电平增压到一高于所述的逻辑高电压电平的电压。
3.权利要求2的字线驱动器电路，其特征在于还包括一具有输入端子和输出端子，其输入端子耦连至字线驱动器电路输入端子的反相器；以及一下拉晶体管，其栅极端子耦连至所述反相器的输出端子，其第一端子耦连至字线，而其第二端子耦连至电源的低电压端。
4.权利要求2的字线驱动器电路，其特征在于，所述隔离晶体管驱动器电路包括第一和第二晶体管，其栅极和漏极端子交叉耦连，其源极端子耦连至电源高电压端；一第一电容器，其第一端子耦连至所述第一晶体管的漏端；一第二电容器，其第一端子耦连至所述第二晶体管的漏极端子和所述隔离晶体管驱动器电路的所述输出端子；以及一反相器，其输入端子耦连至所述第一电容器的第二端子，其输出端子耦连至所述第二电容器的第二端子。
5.权利要求4的字线驱动器电路，其特征在于，还包括分别与所述第一和第二晶体管并联耦连的第一和第二接成二极管的晶体管。
6.一种用以驱动字线的电路，该电路包括一具有第一端子、第二端子和栅极端子，其第一端子接收输入选择信号的第一晶体管；一第二晶体管，其第一端子接收增压信号，其第二端子耦连至字线，而其栅极端子耦连至所述第一晶体管的所述第二端子；一具有输入端子和输出端子，其输入端子耦连至所述第一晶体管的所述第一端子的反相器；一第三晶体管，其第一端子耦连至字线，其第二端子耦连至基准电压，而栅极端子耦连至所述反相器的所述输出端；以及一驱动器电路，其输出端耦连至所述第一晶体管的所述栅极端子，其特征在于，所述驱动器电路使所述第一晶体管的所述栅极端子的电压从逻辑高基准电压瞬时间升至高于所述逻辑高基准电压的电压。
7.一种驱动存储器电路中字线的方法，其特征在于，该方法包括以下各步骤(A)选择一字线；(B)将一逻辑高电压施加于字线驱动器电路内对应于选定字线的隔离晶体管的输入端子；(C)使所述隔离晶体管栅极端子的电压瞬时间升至一高于所述逻辑高电压的电压，传送满逻辑高电压通过其沟道并传至字线驱动器晶体管的栅极端子；以及(D)在所述隔离晶体管所述栅极端子的电压降回至其原有电压电平之后，使所述字线驱动器晶体管的漏极端子的电压增压至一高于逻辑高电压电平的电压。
全文摘要
公开一种改进的用于存储器集成电路中字线驱动器的方法和电路。本发明不采用将隔离晶体管的栅极端连接到恒定的电源高电压端，而是将栅极端电压瞬时间提升，允许满逻辑高电压传送到字线驱动器晶体管的栅极端。然后，在字线驱动器晶体管漏极端信号从地电平升到一高于电源电平的电压之前，隔离晶体管的栅极端电压就降至它的原始电平。于是，将最大化的升压电压陷在字线驱动器晶体管的栅极端，改善了字线驱动器晶体管的驱动能力。
文档编号G11C8/00GK1167987SQ97103778
公开日1997年12月17日 申请日期1997年4月10日 优先权日1996年4月10日
发明者罗伯特J·普罗斯汀 申请人:汤森、汤森和克鲁Llp