一种用于内建自我测试内存的装置及方法
【技术领域】
[0001]本发明一般是应用在一个内存信道桥接器，特别是一个具有内建自我测试(BIST)功能的内存信道桥接器。
【背景技术】
[0002]在传统的系统单芯片(SOC)设计，中央处理单元(CPU)，应用层引擎和输入/输出接口是通过一个内存信道桥接器的智能财产(IP)组件来存取该双倍数据速率动态随机存取内存(DDR DRAM)的资源。一个内建自我测试内存的智能财产组件是用在内存智能财产组件子系统的生产测试。
[0003]如图1所示的传统方式，在一个系统单芯片(SOC) 100中，一个内存信道桥接器105经由一个双倍数据速率动态随机存取内存(DDR DRAM)控制器智能财产组件(IP) 107以及DDR DRAM实体层接口 106以桥接从中央处理单元(CPU) 102、应用层引擎103及直接内存存取(DMA)输入/输出接口 104至如DDR DRAM模块101的系统内存的交通流量。在该内存信道桥接器105内的一个具有可测性设计(DFT)的内存内建自我测试(BIST)模块108是被用来测试DDR DRAM模块101。该可测性设计(DFT)内存的内建自我测试(BIST)可以测试内存控制器或是外接DDR DRAM的内存实体层(PHY)的智能财产组件(IP)。然而，当该具有可测性设计(DFT)内存的内建自我测试(BIST)模块108在执行测试时，系统单芯片(SOC)的部分功能不会正常运作，例如，从应用层引擎103或直接内存存取(DMA)输入/输出接口104到DDR DRAM控制器智能财产组件107的数据路径将被阻断。如图2所示的一传统可测性设计(DFT)方块图，其中一内存信道桥接器智能财产(IP)组件105具有用以连接至系统单芯片(SOC) 112其它部分的DDR DRAM使用接口模块110。如符号X 113所示，当该具有可测性设计(DFT)的内存内建自我测试(BIST)模块108在运行时，从DDR DRAM使用接口模块110到DDR DRAM控制器核心111的数据路径被阻断。因此，由于可测性设计(DFT)内存内建自我测试(BIST)的测试结果和系统单芯片(SOC)功能测试的低相关性，传统的可测性设计(DFT)内存的内建自我测试(BIST)可能不足以涵盖系统单芯片(SOC)的最坏情况的电压降(IR drop)或DDR SDRAM总线的最坏情况的展频频率(Spread Spectrum Clock)情形，以至于即使通过了内建自我测试(BIST)，仍可能无法通过系统单芯片的(SOC)功能测试。
[0004]图3示出了执行内建自我测试(BIST)以及系统单芯片(SOC)功能测试的传统方式。在一个系统模块上的实际的系统单芯片(SOC)功能测试301的结果与扫描电压与内存内建自我测试(BIST)测试条件302的温度标准之间的相关数据收集是有必要的。因此，传统测试方式需耗时在巨量数据中找出相关性仍然无法找到可靠的相关性，尤其是当系统单芯片(SOC)的设计已接近极限。
[0005]因此，我们需要的是一种新方式，以进行内存内建自我测试(BIST)以及其它的系统单芯片(SOC)功能测试，以确保整个设计的正确性和完整性。
【发明内容】
[0006]本发明的目的之一是提供一种方法来执行具有内存内建自我测试(BIST)和其它系统单芯片(SOC)功能测试的可测性设计(DFT)测试，以确保整个设计的正确性和完整性。当该内建自我测试(BIST)模块持续测试一个内存模块，该内存内建自我测试(BIST)模块和其它系统单芯片(SOC)内存信道可以同时开启。因此，在该内存内建自我测试(BIST)运行时，可以仿真系统单芯片(SOC)状态。在一个可测性设计(DFT)测试期间，一个仲裁机制可用来仲裁来自系统单芯片(SOC)信道以及内存内建自我测试(BIST)模块对该内存的存取。
[0007]在一个实施例中，公开本发明的一内存信道桥接器。该内存信道桥接器包括:一第一接口，用以连接至一第一功能模块；耦接至该第一接口的一个内建自我测试(BIST)模块，用于测试该第一功能模块；一个第二接口，用以连接至一个第二功能模块；以及耦接该内建自我测试(BIST)模块和该第二接口的一个仲裁器，用于在该内建自我测试(BIST)模块和该第二功能模块之间进行仲裁，以存取该第一功能模块，其中，当该内建自我测试(BIST)模块测试该第一功能模块时，该第二功能模块和该内建自我测试(BIST)模块同时存取该第一功能模块。在一个实施例中，该第一功能模块具有一个内存模块和一个内存控制器，以控制该内存模块。在一个实施例中，该第一功能模块是一个内存模块；该内存信道桥接器还包括，耦接至该仲裁器和该第一接口的一个内存控制器，以控制该内存模块；其中，当该内建自我测试模块测试该第一功能模块时，该第二功能模块和该内建自我测试模块经由该内存控制器同时存取该内存模块。
[0008]根据本发明提出的通道桥接器，该内存模块包括双倍数据速率动态随机存取内存
>J-U ρ?α装直。
[0009]根据本发明提出的通道桥接器，更包括用以连接至一第三功能模块的一第三接口，其中，该仲裁器更耦接至该第三接口，以在该内建自我测试模块，该第二功能模块和该第三功能模块之间进行仲裁以存取该第一功能模块，其中，当该内建自我测试模块测试该第一功能模块时，该内建自我测试模块，该第二功能模块和该第三功能模块同时存取该第一功能模块。
[0010]根据本发明提出的通道桥接器，该第二功能模块为一图形处理引擎，该图形处理引擎具有连接至该第二接口的一直接内存存取(DMA)接口。
[0011]根据本发明提出的通道桥接器，该第二功能模块为一网络控制器，该网络控制器具有连接至该第二接口的一直接内存存取接口。
[0012]根据本发明提出的通道桥接器，该第二功能模块为一图形处理引擎，该图形处理引擎具有连接至该第二界面的一第一直接内存存取(DMA)接口，以及该第三功能模块为一网络控制器，该网络控制器具有连接至该第三接口的一第二直接内存存取接口。
[0013]在一个实施例中，本发明公开具有一个内存信道桥接器的一个系统单芯片(SOC)。该系统单芯片(SOC)包括:一个第一接口，用以连接至一个内存模块；耦接至该第一接口的一个内建自我测试(BIST)模块，用于测试该内存模块；一个第二功能模块；耦接该内建自我测试(BIST)模块和第二功能接口的一个仲裁器，用于在该内建自我测试(BIST)模块和该第二功能模块之间进行仲裁，以存取该内存模块；以及耦接该仲裁器和该第一接口的一个内存控制器，用于控制该内存模块，其中，当该内建自我测试(BIST)模块测试该内存模块时，该内建自我测试(BIST)模块和该第二功能模块经由该仲裁器和该内存控制器同时存取该内存模块。
[0014]根据本发明提出的系统单芯片，该内存模块包括双倍数据速率动态随机存取内存
>J-U ρ?α装直。
[0015]根据本发明提出的系统单芯片，该第二功能模块系连接至该仲裁器的一图形引擎。
[0016]根据本发明提出的系统单芯片，该第二功能模块系连接至该仲裁器的一网络控制器。
[0017]根据本发明提出的系统单芯片，更包括耦接至该仲裁器的一第三功能模块，其中，该仲裁器在该内建自我测试模块，该第二功能模块和该第三功能模块之间进行仲裁，以存取该内存模块，其中，当该内建自我测试模块测试该内存模块时，该内建自我测试模块，该第二功能模块和该第三功能模块同时存取该内存模块。
[0018]根据本发明提出的系统单芯片，该第二功能模块为一图形引擎以及该第三功能模块为一网络控制器。
[0019]在一个实施例中，公开一种测试可测性设计(DFT)的方法。该方法包括:提供一个第一功能模块；提供耦接至该第一功能模块的一个内建自我测试(BIST)模块，以测试该第一功能模块；提供耦接至该第一功能模块的一个第二功能模块，以存取该第一功能模块；以及在该内建自我测试(BIST)模块和该第二功能模块之间对该第一功能模块的存取进行仲裁，其中，当该内建自我测试(BIST)模块测试该第一功能模块时，该第二功能模块和该内建自我测试(BIST)模块同时存取该第一功能模块。
[0020]根据本发明提出的方法，该第一功能模块包括一内存模块及一控制该内存模块的内存控制器。
[0021]根据本发明提出的方法，该第一功能模块为一内存模块。
[0022]根据本发明提出的方法，该内存模块包括双倍数据速率动态随机存取内存装置。
【附图说明】
[0023]图1为内存信道桥接器智能财产(IP)组件的一传统可测性设计(DFT)的示意图。
[0024]图2为具有使用接口的内存信道桥接器的一传统可测性设计(DFT)的示意图。
[0025]图3为执行内建自我测试(BIST)和系统单芯片(SOC)功能测试的传统方式的示意图。
[0026]图4A至图4C是根据本发明的一个实施例的一内存信道桥接器的示意图。
[0027]图5A至图5B是根据本发明的一个实施例的一具有内存信道桥接器的系统单芯片(SOC)的不意图。
[0028]图6为测试可测性设计(DFT)的流程图。
[0029]附图标记说明:100-系统单芯片；101-双倍数据速率动态随机存取内存(DDRDRAM)模块；102-中央处理单元(CPU) ;103、421、511-直接内存存取(DMA)引擎；104、422、512_具有输入/输出接口的直接内存存取(DMA)引擎；106_内存实体层(PHY)智能财产组件(IP) ; 107-双倍数据速率动态随机存取内存(DDR DRAM)控制器智能财产组件(IP)；105,401,501-内存信道桥接器;108、402、502_内存内建自我测试(BIST)模块；110_双倍数据速率动态随机存取内存(DDR SDRAM)使用接口模块；111-双倍数据速率动态随机存取内存(DDR SDRAM)控制器核心；112_系统单芯片(SOC)其它部分；301_系统模块上的实际的系统单芯片(SOC)功能测试；302-扫描电压与内存内建自我测试(BIST)测试条件；403-第一功能模块；404-第一界面；405、508_第二界面；406、506_第二功能模块；407、510-仲裁器；408、509_第三界面；409、507_第三功能模块；420_内存控制器和内存模块；430,503-内存模块；431、504_内存控制器。
【具体实施方式】
[0030]本发明详述如下。下列的实施例用以呈现最佳实施例而非用以限缩本发明的范畴。
[0031]本发明公开一具有内建自我测试(BIST)功能的信道桥接器，以测试一个功能模块，其中，该信道桥接器和其它的系统单芯片(SOC)内存信道经由一接口以存取该功能模块。在测试可测性设计(DFT)的过程