其中第二参考电阻性存储器装置104的电阻由电阻器群集表示。因此，当与第一电阻性存储器装置102相关联的电阻值Rdata处于低值(低电阻)时，沿第一路径180流动的电流Idata 118相对于沿第二路径182流动的电流Iref 120具有高值。因为电流Idata 118具有高值，所以数据节点(Vdata) 160处的对应电压具有对应于Rdata的低电阻值的低值。因此，数据节点(Vdata) 160和参考节点(Vref) 162处的相对电压对应于基于电阻的存储器元件102和104的状态。以此方式，感测电路100可检测由基于电阻的存储器单元内磁矩的变化引起的电阻值的变化。
[0024]除了增强的电流感测裕度外，感测电路100的说明性电路设计还实现减小的晶体管数目。举例来说，通过使用例如第一分离路径140和第二分离路径142以及第三分离路径144和第四分离路径146的分离数据路径，消除对用以提供电流镜操作的额外晶体管的使用。因此，感测电路100在无额外成本的情况下提供检测基于电阻的存储器的数据读取操作的增加的感测裕度，额外成本涉及归因于电流镜射和镜射电路中的对应装置失配(归因于随减小的特征大小的增加的变化)而引起的额外晶体管的使用。作为另一实例，假如在电路100中使用常规电流镜读出放大器，则设计将需要额外四个晶体管。因此，电路100以降低的成本和减小的晶体管数目实现额外的感测裕度。
[0025]此外，在一特定实施例中，具有电阻值Rdata的第一电阻性存储器装置102可为例如磁阻式随机存取存储器(MRAM)的磁性隧道结(MTJ)元件的元件。或者，具有电阻Rdata的第一电阻性存储器装置102可为自旋转移力矩磁阻式随机存取存储器(STT-MRAM)的MTJ元件。尽管已描述MRAM实施例和STT-MRAM实施例的MTJ装置，但应理解，感测电路100可与其它类型的基于电阻的存储器一起使用。
[0026]执行对存储器装置的群体的统计分析可使得设计者能够解决往往会随技术缩放而增加的工艺变化(尤其在读出放大器中)。在一特定说明性实施例中，第一读取裕度为逻辑O读取裕度且用来检测逻辑O条件，且第二读取裕度为逻辑I读取裕度且用来检测逻辑I条件。在一特定实施例中，信号裕度Δν对应于以下两者中较小的一者:逻辑I状态下数据节点(Vdata) 160处的电压与参考节点(Vref) 162处的电压之间的差(AV1),或逻辑O状态下参考节点(Vref) 162处的电压与数据节点(Vdata)处的电压之间的差(AVtl)。通过平衡群体的第一读取裕度八％和第二读取裕度Λ V1，可改进信号裕度Λ V。通过改进信号裕度Δ V，可改进存储器装置良率。
[0027]在一特定实施例中，可调整负载晶体管的特性以修改第一读取裕度八％或第二读取裕度Mlo举例来说，可调整第二负载晶体管154和第三负载晶体管156的特性以修改第一读取裕度八％和第二读取裕度八八中的一者或一者以上。第二负载晶体管154和第三负载晶体管156的可调整的特定特性为晶体管宽度。替代地或另外，可基于特定设计调整负载晶体管的其它特性。在一特定说明性实施例中，第二负载晶体管154的宽度可大于第三负载晶体管156的宽度。以此方式，可更好地平衡第一读取裕度AVjP第二读取裕度AV举例来说，如果第一读取裕度AVtl具有比第二读取裕度AV1低的电压差，则通过调整第二负载晶体管154和第三负载晶体管156的特性，可对应地调整并平衡第一读取裕度Δν。与第二读取裕度AV1之间的差。因此，可获得感测电路100的较大总信号裕度AV。此外，尽管仅展示单一感测电路100，但应理解，可在存储器装置阵列内找到多个感测电路，且整个存储器装置可集成于半导体裸片中以在半导体封装装置中使用。在一特定实施例中，图1中说明的感测电路100可并入到较大装置中，例如选自由以下各者组成的群组的装置:机顶盒装置、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元和计算机，感测电路集成到所述装置中。所述装置中的每一者将包括计算机可读存储器，其中所述存储器包括如图1中所说明的感测电路100。
[0028]参看图2，描绘包括具有基于电阻的存储器单元和分离路径读出放大器的存储器的设备的特定说明性实施例且将其大体上标示为200。为易于解释，将设备说明为包括读出放大器部分和存储器单元部分，其中将共同偏置的箝位晶体管展示为经耦合，且其中将共同偏置的存取晶体管展示为经耦合。存储器包括耦合到第二代表性存储器单元213的第一代表性存储器单元211。尽管存储器200包括多个存储器单元，但为易于解释，展示第一存储器单元211和第二存储器单元213。存储器单元中的每一者(包括第一存储器单元211和第二存储器单元213)包括例如磁性隧道结(MTJ)装置的电阻性存储器装置。如图2中所说明，相应存储器单元211、213内的每一 MTJ装置是由具有电阻状态或值的电阻器表示。第一存储器单元211包括第一位线280且第二存储器单元213包括第二位线290。第一位线280耦合到第一存储器单元211。第一位线280还耦合到第一组分离路径，例如所说明的分离路径240、242。如所说明，第一组分离路径240、242耦合到多个负载晶体管。举例来说，第一组分离路径240、242耦合到相应负载晶体管250和254。第二位线290耦合到第二存储器单元213。如所示，第二位线290还耦合到第二组分离路径，例如所说明的分离路径241和243。第二组分离路径241、243耦合到相应负载晶体管251和255。
[0029]在存储器读取操作期间，当存储器单元211内的MTJ装置具有第一逻辑状态时，第一位线280具有第一电流值。当存储器单元211内的MTJ装置具有第二逻辑状态时，第一位线280具有第二电流值。举例来说，当MTJ装置处于低电阻状态时，第一位线280可具有第一电流值，且当MTJ装置处于高电阻状态时，位线280可具有高电流值。在一特定实施例中，第一逻辑状态为逻辑O状态且第二逻辑状态为逻辑I状态。以此方式，如图2中所说明，存储器200内的感测电路可检测存储器单元211内的MTJ装置的电阻变化。
[0030]在一特定实施例中，第一存储器单元211进一步包括第一列选择器晶体管214和第一存取晶体管206。第一组箝位晶体管224、226耦合到第一组分离路径240、242。如图2中所示，负载晶体管250耦合到负载晶体管252以具有共同栅极偏压。此外，负载晶体管256耦合到负载晶体管254以具有共同栅极偏压。负载晶体管254耦合到数据节点(Vdata) 260，数据节点(Vdata) 260又耦合到箝位晶体管226。负载晶体管252耦合到参考节点(Vref) 262，参考节点(Vref) 262又耦合到箝位晶体管228。负载晶体管254的输出271被提供为到第二读出放大器270的输入。类似地，负载晶体管252的输出273被提供为到第二读出放大器270的输入。如所示，第二读出放大器270分别接收来自负载晶体管254的输出271和来自负载晶体管252的输出273。第二读出放大器270比较输出271与输出273且提供所得的读出放大器输出272。因此，代表性存储器单元211的第二读出放大器270响应于负载晶体管254和负载晶体管252。在一特定实施例中，负载晶体管250、252、254、256中的每一者是PMOS型晶体管。
[0031]在一特定实施例中，第二存储器单元213进一步包括第二列选择器晶体管215和第二存取晶体管207。第二组箝位晶体管225、227耦合到第二组分离路径241、243。如图2中所示，负载晶体管251耦合到负载晶体管253以具有共同栅极偏压。此外，负载晶体管257耦合到负载晶体管255以具有共同栅极偏压。负载晶体管255耦合到参考节点(Vdata) 261，参考节点(Vdata) 261又耦合到箝位晶体管227。负载晶体管253耦合到参考节点(Vref) 263，参考节点(Vref) 263又耦合到箝位晶体管229。负载晶体管255的输出265被提供为到第二读出放大器279的输入。类似地，负载晶体管253的输出267被提供为到第二读出放大器279的输入。如所示，第二读出放大器279分别接收来自负载晶体管255的输出265和来自负载晶体管253的输出267。第二读出放大器279比较输出265与输出267且提供所得的读出放大器输出275。因此，代表性存储器单元213的第二读出放大器279响应于负载晶体管255和负载晶体管253。在一特定实施例中，负载晶体管251、253、255、257中的每一者是PMOS型晶体管。
[0032]在操作期间，存储器单元211以两种状态(逻辑I状态和逻辑O状态)中的一者操作。类似地，存储器单元213以两种状态(逻辑I状态和逻辑O状态)中的一者操作。举例来说，当沿第一位线280的电流Idata 218小于沿第二路径282的电流Iref 220时，数据节点(Vdata) 260处的电压大于参考节点(Vref) 262处的电压。此情形中，读出放大器270在其输出272处提供指示逻辑I状态或逻辑高状态的高值。或者，当沿第一位线280的电流Idata 218较高(S卩，大于在第二路径282上发送的电流Iref 220)时，数据节点(Vdata) 260处的电压小于参考节点(Vref) 262处的电压。因为数据节点(Vdata) 260处的电压低于参考节点(Vref) 262处的电压，所以读出放大器270的输出272处所指示的逻辑状态为逻辑O状态或逻辑低状态。因此，第二读出放大器270检测到的数据节点(Vdata) 260与参考节点(Vref) 262之间的相对电压提供对代表性存储器单元211的感测输出的指示。
[0033]当沿第二位线290的电流Idata 219小于沿第三路径283的电流Iref 221时，数据节点(Vdata) 261处的电压大于参考节点(Vref) 263处的电压且读出放大器279在其输出275处提供指示逻辑I状态或逻辑高状态的高值。或者，当沿第二位线290的电流