模式。如果从主机处理 器12接收到较低功率读取模式指示，那么字线偏置电路30可改变与存储器核心32的一或 多个取消选定字线相关联的偏置电平而以较低功率读取模式而操作。在另一可能实施方案 中，较低功率读取模式可包括默认操作模式，且如果例如从处理器12接收到较低延时读取 /写入模式指示，那么字线偏置电路30可改变一或多个取消选定字线的偏置电平。在一个 实施方案中，如果例如处理器12没有提供有效模式信号（例如，假设两个可能操作模式）， 那么字线偏置电路30可返回到默认操作模式。如果支持三个或三个以上操作模式，那么可 使用较大量的不同模式信号。
[0027] 在至少一个实施方案中，可响应于例如从处理器12接收的模式信息而设置覆盖 窗口 28的寄存器（例如，单一或多个位寄存器）内的值。在一个可能操作案例中，例如，处 理器12可驱动非易失性存储器14以从默认较低延时读取/写入模式改变为较低功率读取 模式。处理器12可起始待写入到命令接口 20的适当模式寄存器的状态信息以启用覆盖窗 口 28。命令接口 20可将位（例如，逻辑1)写入到覆盖窗口 28的寄存器以指示非易失性存 储器14的所需操作模式，例如，较低功率读取模式。在一种方法中，可将覆盖窗口 28的寄 存器直接或间接映射到字线偏置电路30,这可进行到根据较低功率读取模式来改变与存储 器核心32的一或多个取消选定字线相关联的偏置电平。在小延迟（例如，在一个实施方案 中为近似500纳秒）之后，非易失性存储器14可以较低功率读取模式而操作。
[0028] 处理器12可起始（例如，指示）非易失性存储器14返回到较低延时读取/写入 模式。例如，命令接口 20可将不同位（例如，逻辑0)写入到覆盖窗口 28的寄存器以指示 非易失性存储器14的另一所需操作模式，例如，较低延时读取/写入模式。在一些实施方 案中，可实施计时器功能，使得非易失性存储器14可在某一时段之后切换回到默认操作模 式。将了解，可使用用于将模式信息从处理器12提供到非易失性存储器14以设置所需操 作模式的许多替代技术。覆盖窗口方法仅仅是一种说明性可能性。
[0029] 在一些实施方案中，图1的字线偏置电路30可包含线性降压调节器（LDR)，其的 实例将稍后结合图2加以描述。如果非易失性存储器14的所需操作模式（如由处理器12 所指示）从一个模式（例如，较低延时读取/写入模式）改变为另一模式（例如，较低功率 读取模式），那么LDR可操作用于通过线性降压调节来降低存储器核心32的一或多个取消 选定字线的电压电平。在替代实施例中，LDR可提供升压调节而不是降压调节。如果由处 理器12识别的所需操作模式改变回，那么LDR还可操作用于将字线电压返回到较高电压电 平。在一些实施方案中，LDR可具有支持三个或三个以上可能操作模式的能力。
[0030] 图2是说明根据实例实施方案的线性降压调节器（LDR)电路50的实例的示意图。 在一些实施方案中，LDR电路50可用作例如图1的字线偏置电路30。如图2所说明，LDR 电路50可包含：较低延时电压参考电路52 ;较低功率电压参考电路54 ;第一缓冲放大器 56、第二缓冲放大器58、第三缓冲放大器60及第四缓冲放大器62 ;第一开关64、第二开关 66、第三开关68及第四开关70 ;N型绝缘栅极场效应晶体管（IGFET) 72 ;及P型IGFET 74。 IGFET可为MOSFET，但是栅极可由除了金属以外的材料（例如，多晶硅）制成，且绝缘体可 由除了氧化硅以外的材料制成。在一个实施例中，N型IGFET 72是所属领域中众所周知的 三势阱型装置。三势阱配置的使用缩减泄漏电流且降低体效应，泄漏电流及体效应两者均 是所需属性。在这个说明性实例中，N型IGFET 72及P型IGFET 74的输出节点（例如，漏 极及源极端子）在第一电力节点76与第二电力节点78之间排成一行而连接。在操作期间， 第一电力节点76可携带第一电源电势V hh，且第二电力节点78可携带第二电源电势Vss。例 如，第一源电势Vhh可高于（例如，正值大于）第二源电势V ss，但是在其它实施例中情况可 能相反。N型IGFET 72可连接在第一电力节点76与中间节点80之间。P型IGFET 74可 连接在中间节点80与第二电力节点78之间。中间节点80可耦合到关联存储器核心的取 消选定字线82。
[0031] 较低延时电压参考电路52可在其两个输出节点84、86处产生较高电压信号，所述 电压信号可被提供给第一缓冲放大器56及第三缓冲放大器60的输入节点。在一个可能实 施方案中，所述两个较高电压输出信号的电平可近似等于所需较高电压取消选定字线电压 (例如，在一个实施方案中为大约4伏特）。同样地，较低功率电压参考电路54可在两个输 出节点88、89处产生较低电压信号，且将这些较低电压信号提供给第二缓冲放大器58及第 四缓冲放大器62的输入节点。在一些实施例中，所述两个较低电压信号可具有彼此实质上 相同的电压电平。在所说明实施例中，所述两个较低电压输出信号的电平可近似等于所需 低电压取消选定字线电压（例如，在一个实施方案中为大约1.2伏特）。在至少一个实施 方案中，缓冲放大器56、58、60、62可包括单位增益装置，且缓冲器的输出电压电平可实质 上匹配于输入电压电平。替代地可使用非单位增益缓冲放大器。应了解，如本文所使用，短 语"高"及/或"低"或类似语言是在相对于彼此的相对意义上使用，且并不意欲暗示绝对 电平。
[0032] 现在将描述较低延时电压参考电路52及较低功率电压参考电路54的操作。在 所说明实施例中，较低延时电压参考电路52包含运算放大器130、N型IGFET 132、分压器 134,及任选的P型IGFET 136。在一个实施例中，N型IGFET 132是三势阱装置，或是N型 IGFET 72的用于相对良好地跟踪过程、电压及温度变化的扩展版本。在一个实施例中，分压 器134是由具有相对许多分接头的芯片上电阻实施，且熔丝、反熔丝、模拟多路复用器、开 关等等用以选择用于在生产期间选择运算放大器130的反相输入的特定分接头，以设置较 低延时电压参考电路52的输出节点84、86处或LDR电路50的中间节点80处的所需输出 电压。替代地，可使用激光微调以设置分压器134的电阻的一部分。以此方式，分压器134 可被认为是可变的或可编程的。
[0033] 在一个实施例中，包含较低延时电压参考电路52的集成电路还包含产生大约2. 3 伏特的参考电压的带隙电压参考。当然，可使用其它电压电平及其它类型的电压参考。这 个2. 3伏特参考电压被标记为VREFl，且被提供为运算放大器130的非反相输入的输入。运 算放大器130是从编程电压轨VHPRG的电压予以供电，编程电压轨VHPRG的电压可为高于 用于对较低电压模式组件供电的电压轨VHH的电压的电压。
[0034] 在通过将P型IGFET 136的栅极驱动为低来导通或启用P型IGFET 136的情况 下，较低延时电压参考电路52操作如下。运算放大器130的输出驱动N型IGFET 132的栅 极，其充当源极跟随器。从N型IGFET 132的栅极到源极存在电压降，所述电压降驱动分压 器134的一个端，且被提供为较低延时电压参考电路52的输出节点86处的输出。分压器 的另一端接地（VSS)。来自分压器134的分接头的分压电压被提供为运算放大器130的反 相输入的输入。归因于反馈回路的操作，运算放大器130的非反相输入及反相输入处的电 压近似相等。因此，在分压器的分接头处存在电压VREF1。因此，如果分压器134的总电阻 是R1+R2,那么输出节点86处的电压V 86近似如方程式1中所表达。
[0035]
【主权项】
1. 一种设备，其包括： 存储器核心，其具有可经由存取线而操作地存取的存储器单元，所述存储器核心能够 以包含至少较低功率读取模式及较低延时读取/写入模式的多个操作模式而操作，其中所 述较低功率读取模式相较于所述较低延时读取/写入模式具有较低功耗；及 存取线偏置电路，其经配置以设置与所述存储器核心的取消选定存取线相关联的偏置 电平，其中所述偏置电平是响应于模式信息而设置。
2. 根据权利要求1所述的设备，其进一步包括输入节点，所述输入节点经