Eeprom存储阵列及eeprom的制作方法
【技术领域】
[0001] 本发明涉及半导体技术领域，特别涉及一种EEPROM存储阵列及EEPROM。
【背景技术】
[0002] 电可擦可编程只读存储器（ElectricallyErasableProgrammableRead-Only Memory，EEPROM)是以字节为最小修改单位、电可擦写的半导体存储设备。相比于可擦可编 程只读存储器（ErasableProgrammableRead-OnlyMemory，EPROM)，EEPROM不需要使用紫 外线照射就可以用特定的电压擦除芯片上的信息，以写入新的数据，在操作上十分便利，因 而被广泛用于需要经常擦除的BIOS芯片以及闪存芯片，并逐步替代部分有断电保留需要 的随机存取存储器芯片，甚至取代部分的硬盘功能。
[0003] 在现有的EEPROM存储器中，根据电路设计的需要，有些存储单元并不会被使用 到。由于这些存储单元的可靠性无法被检测出，因此当其出现老化等问题时，这些未使用的 存储单元就可能会影响到其他正常存储单元的数据存储。
【发明内容】
[0004] 本发明实施例解决的问题是如何避免EEPROM存储器中未启用存储单元对正常存 储单元的影响。
[0005] 为解决上述问题，本发明实施例提供一种EEPROM存储阵列，包括：
[0006] 按照行方向排列的M条字线、按照列方向排列的N条位线、M条控制栅线以及呈阵 列排列的存储单元；
[0007] 所述存储单元包括：漏区、源区、浮栅以及控制栅；
[0008] 所述存储单元的漏区耦接于所述位线；所述存储单元的源区耦接于所述字线；所 述存储单元的控制栅親接于所述控制栅线；
[0009] 启用的存储单元的控制栅耦接于所述控制栅线结构中的控制栅线；
[0010] 未启用的所述存储单元的控制栅耦接于预设电压。
[0011] 可选的，所述启用的存储单元与未启用的存储单元按行间隔排列。
[0012] 可选的，所述预设电压为工作电压。
[0013] 为了解决上述的技术问题，本发明实施例还公开了一种EEPR0M，包括：上述的 EEPROM存储阵列以及选择电路，所述选择电路与所述存储阵列中的位线和字线可选择性耦 接，以选择所述存储阵列中的存储单元。
[0014] 与现有技术相比，本发明实施例的技术方案具有以下优点：
[0015] 通过将存储单元中未启用的存储单元的控制栅耦接于预设电压，从而避免了由于 其与正常启用的存储单元共栅极控制线而可能影响正常启用的存储单元使用的问题。
[0016] 进一步，充分利用已有的电源电压电路，将所述未启动存储单元的控制栅耦接于 现有的工作电压，从而可以避免另加电路对存储器设计造成的影响。
【附图说明】
[0017] 图1是本发明实施例中一种EEPROM存储阵列的版图示意图；
[0018] 图2是本发明实施例中存储单元的剖视图；
[0019] 图3是本发明实施例中一种EEPROM存储阵列的版图示意图；
[0020] 图4是本发明实施例中一种EEPROM的版图示意图。
【具体实施方式】
[0021] 相比于EPROM，EEPROM不需要使用紫外线照射就可以用特定的电压擦除芯片上的 信息，以写入新的数据，在操作上十分便利，因而被广泛用于需要经常擦除的BIOS芯片以 及闪存芯片，并逐步替代部分有断电保留需要的随机存取存储器芯片，甚至取代部分的硬 盘功能。在现有的EEPROM存储器中，根据电路设计的需要，有些存储单元并不会被使用到。 由于这些存储单元的可靠性无法被检测出，因此当其出现老化等问题时，这些未使用的存 储单元就可能会影响到其他正常存储单元的数据存储。
[0022] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0023] 本发明实施例公开了一种EEPROM存储阵列。所述EEPROM存储阵列可以包括：
[0024] 按照行方向排列的M条字线、按照列方向排列的N条位线、M条控制栅线以及呈阵 列排列的存储单元。
[0025] 所述存储单元可以包括：漏区、源区、浮栅以及控制栅。
[0026] 启用的存储单元的控制栅耦接于所述控制栅线结构中的控制栅线。
[0027] 未启用的所述存储单元的控制栅耦接于预设电压。
[0028] 多个所述存储单元可以组成一个存储阵列，或表示为一个存储区域。请参考图1， 所述存储区域包括按照行方向排列的M条字线（WQ、WL2、WL3、WL4、? ??、WLmWLM)、按照 列方向排列的N条位线（BQ、BL2、BL3、BL4、? ? ?、BLN_i、BLN)、按照行方向排列的M条控制 栅线（CG^CGyCG^CG，? ^CGm+CGm)以及M行、N列呈矩阵排列的存储单元。其中，M 和N均为正整数。
[0029] 例如，在具体实施中，所述N可为8,表示将8位存储数据作为一个字节存储区域。
[0030] 如图2所示，所述源区11和漏区12形成于所述衬底10的内部，所述源区11耦接 位于所述衬底10表面的源线SL，所述字线WL位于所述位线BL和所述源线SL之间。所述 漏区12耦接位于所述衬底10表面的位线BL，所述浮栅FG位于字线WL和源线SL之间。控 制栅CG位于所述浮栅FG的表面，并与所述控制栅线（图中未示出）耦接，所述浮栅FG位 于所述栅极耦接的字线WL与所述源区11耦接的源线SL之间的衬底表面。
[0031] 请继续参考图1，在所述EEPROM存储阵列中，位于同一行的存储单元的控制栅可 连接至同一控制栅线CG。如：位于第一行的存储单元的控制栅可以连接至控制栅线CGi，位 于第二行的存储单元的控制栅连接至控制栅线CG2……以此类推，直到位于第M行的存储单 元的控制栅连接至控制栅线cgm。
[0032] 在所述EEPROM存储阵列中，位于同一行的存储单元的浮栅可连接至同一字线WL。 如：位于第一行的存储单元的浮栅可以连接至字线WU，位于第二行的存储单元的浮栅连接 至字线WL2……以此类推，直到位于第M行的存