用于静态随机存储器的存储单元和静态随机存储器的制造方法
【技术领域】
[0001]本发明涉及存储器技术领域，特别涉及一种用于静态随机存储器的存储单元和静态随机存储器。
【背景技术】
[0002]随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机存储器(SRAM)、动态随机存储器(DRAM)、可擦除可编程只读存储器(EPR0M)、电可擦除可编程只读存储器(EEPROM)和闪存(Flash)等。
[0003]其中，静态随机存储器不采用电容器，而是以双稳态触发器为基础进行数据储存的，因此不需要对电容器进行周期性充电即能保存其存储的数据。只要持续有电源提供，所述静态随机存储器可保持其存储状态而不需要任何数据更新的操作。由于无须不断充电即可正常运作，因此所述静态随机存储器的处理速度较其他存储器更快更稳定，通常作为高速缓冲存储器应用于计算机等领域。
[0004]所述静态随机存储器包括由存储单元(Cell)组成的阵列，每个存储单元可存储一“位”数据。典型的存储单元包括两个反相器和两个存取晶体管，两个反相器交叉耦合形成双稳态触发器，两个存取晶体管分别与两个反相器的输出端连接，字线控制存取晶体管以选择读取或写入操作所需的单元。
[0005]请参考图1，其为现有技术的静态随机存储器的存储单元的结构示意图。如图1所示，现有的静态随机存储器的存储单元10通常包括4个NMOS晶体管和2个PMOS晶体管，共6个晶体管，所述6个晶体管具体包括第一 NMOS晶体管Tl、第二 NMOS晶体管T2、第三NMOS晶体管T3、第四NMOS晶体管T4、第一 PMOS晶体管T5和第二 PMOS晶体管T6，其中，所述第一NMOS晶体管Tl和第一 PMOS晶体管T5组成第一反相器；所述第二 NMOS晶体管N2和第二PMOS晶体管T6组成第二反相器，所述第一反相器和第二反相器交叉耦合形成双稳态触发器；所述第三NMOS晶体管T3和第四NMOS晶体管T4作为存取晶体管均受字线WL控制，所述第一反相器的输出端Ql通过所述第三NMOS晶体管T3与第一位线BL连接，所述第二反相器的输出端Q2通过第四NMOS晶体管T4与第二位线BL’连接。
[0006]字线WL的控制信号为高电平时，第三NMOS晶体管T3和第四NMOS晶体管T4导通，第一 NMOS晶体管Tl、第二 NMOS晶体管T2、第一 PMOS晶体管T5和第二 PMOS晶体管T6所组成的双稳态触发器可读取数据或者写入数据。进行写入操作时，由于字线WL的控制信号为高电平时，第三NMOS晶体管T3和第四NMOS晶体管T4导通，第一位线BL和第二位线BL’上的信号分别送到所述第一反相器的输出端Ql和所述第二反相器的输出端Q2。进行读取操作时，第一位线BL和第二位线BL’预充电，存储单元10所储存的信息通过第一位线BL和第二位线BL’及外接的灵敏差分放大器读出。
[0007]然而，上述现有的静态随机存储器却存在如下缺点:无论是进行读取还是进行写入操作都需要使用两条位线，即第一位线BL和第二位线BL’，读取操作和写入操作是相互制约的。
[0008]而且，随着静态随机存储器制造技术的发展，存储单元的面积越来越小。目前已经发展到40纳米技术，存储单元的面积通常是299 μ m2或374 μ m2。相应的，存储单元中的晶体管的沟道也越来越短。对所述静态随机存储器而言，进行读取或写入操作的冗余度都越来越狭窄。特别是在读取操作时，存储单元非常容易受到干扰。
[0009]因此，如何解决现有的静态随机存储器在读取操作时容易发生读取干扰的问题成为当前亟需解决的技术问题。
【发明内容】
[0010]本发明的目的在于提供一种用于静态随机存储器的存储单元和静态随机存储器，以解决现有的静态随机存储器在读取操作时容易发生读取干扰的问题。
[0011]为解决上述技术问题，本发明提供一种用于静态随机存储器的存储单元，所述用于静态随机存储器的存储单元包括??第一 NMOS晶体管、第二 NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第一 PMOS晶体管、第二 PMOS晶体管和第三PMOS晶体管；
[0012]所述第一 NMOS晶体管和第一 PMOS晶体管组成第一反相器；所述第二 NMOS晶体管和第二 PMOS晶体管组成第二反相器，所述第一反相器和第二反相器交叉耦合形成双稳态触发器；
[0013]其中，所述第三NMOS晶体管和第三PMOS晶体管均与所述第一反相器的输出端连接。
[0014]可选的，在所述的用于静态随机存储器的存储单元中，所述第一 NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管均为N型薄膜场效应晶体管；所述第一 PMOS晶体管、第二 PMOS晶体管和第三PMOS晶体管均为P型薄膜场效应晶体管。
[0015]可选的，在所述的用于静态随机存储器的存储单元中，还包括第一字线、第二字线、写入位线和读取位线；
[0016]所述第三NMOS晶体管的栅极与第一字线连接，第四NMOS晶体管的栅极与第二字线连接，所述第一字线上的逻辑信号和第二字线上的逻辑信号相反；所述第三NMOS晶体管的源极和第四NMOS晶体管的源极均与写入位线连接。
[0017]所述第三PMOS晶体管的源极与读取位线连接，所述第三PMOS晶体管的漏极与低电平连接。
[0018]可选的，在所述的用于静态随机存储器的存储单元中，所述第一 PMOS晶体管的源极和第二 PMOS晶体管的源极均与高电平连接，所述第一 NMOS晶体管的源极和第二 NMOS晶体管的源极均与所述低电平连接。
[0019]可选的，在所述的用于静态随机存储器的存储单元中，在写入时，单独通过所述写入位线写入信息。
[0020]可选的，在所述的用于静态随机存储器的存储单元中，在读取时，单独通过所述读取位线读取信息。
[0021]本发明还提供了一种静态随机存储器，所述静态随机存储器包括如上所述的用于静态随机存储器的存储单元。
[0022]在本发明提供的用于静态随机存储器的存储单元和静态随机存储器中，通过采用4个NMOS晶体管和3个PMOS晶体管，使得读取操作和写入操作实现相互独立，增大了读取和写入的冗余度，能够避免读取干扰现象的发生，从而提高静态随机存储器读取状态的稳定性。
【附图说明】
[0023]图1是现有技术的静态随机存储器的存储单元的结构示意图；
[0024]图2是本发明实施例的静态随机存储器的存储单元的结构示意图。
【具体实施方式】
[0025]以下结合附图和具体实施例对本发明提出的用于静态随机存储器的存储单元和静态随机存储器作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0026]请参考图2，其为本发明实施例的静态随机存储器的存储单元的结构示意图。如图2所示，所述用于静态随机存储器的存储单元20包括:第一 NMOS晶体管N1、第二 NMOS晶体管N2、第三NMOS晶体管N3、第四NMOS晶体管N4、第一 PMOS晶体管P1、第二 PMOS晶体管P2和第三PMOS晶体管P3 ;所述第一 NMOS晶体管NI和第一 PMOS晶体管Pl组成第一反相器；所述第二 NMOS晶体管N2和第二 PMOS晶体管P2组成第二反相器，所述第一反相器和第二反相器交叉耦合形成双稳态触发器；其中，所述第三NMOS晶体管N3和第三PMOS晶体管P3均与所述第一反相器的输出端Vl连接。
[0027]具体的，所述第一 NMOS晶体管N1、第二 NMOS晶体管N2、第三NMOS晶体管N3和第四NMOS晶体管N4均为N型薄膜场效应晶体管，所述第一 PMOS晶体管P1、第二 PMOS晶体管P2和第三PMOS晶体管P3均为P型薄膜场效应晶体管。所述