存储器及其驱动电路的制作方法
【技术领域】
[0001]本发明涉及半导体技术领域，特别涉及一种存储器及其驱动电路。
【背景技术】
[0002]在信息时代，信息存储是信息技术中最重要的技术内容之一。DRAM、EEPR0M、快闪存储器等存储器得到越来越广泛的应用。
[0003]为了实现信息的访问，比如对信息进行读取操作或编程操作，存储器需要在不同的电平之间转换以获得所需的操作电压:比如，在存储器的不同操作模式里，存储器的驱动电路需要对目标存储单元提供不同的访问电压至位线及字线，比如，在读取操作中，驱动电路需要对被选中的位线加载2V左右的读取电压，而在编程操作中，驱动电路需要对被选中的位线加载1V的编程电压以选中位线。存储器的驱动电路包括电平移位单元，通过该电平移位单元，目标存储单元的字线和位线可获取所需的操作电压。
[0004]如图1所示的一种存储器的驱动电路I，包括:电平移位单元10、11、"^ln-Uln,以及电平移位单元20、21、...、2n-l、2n。
[0005]在驱动电路I中，各电平移位单元根据指令电平对所连接的字线(Word Line,WL)或位线(Bit Line, BL)加载操作电压，所述操作电压也即访问电平。参考图1，电平移位单元10、11、…、ln-l、ln依次连接至字线WL0、WL1、…、WLn-1、WLn，电平移位单元20、21、…、2n-l、2n 依次连接至位线 BLl、BL2、...、BLn-1、BLn。
[0006]以电平移位单元10为例，结合图2，电平移位单元10包括:PM0S管Pl及P2、NM0S管NI及N2 ;其中，
[0007]NMOS管NI的栅极连接至高电平信号VDD (可视为电源电压)，NMOS管N2的栅极连接至指令电平Vcoding。
[0008]NMOS管NI的源极连接至指令电平Vcoding，漏极连接PMOS管Pl的漏极和PMOS管P2的栅极，PMOS管Pl的源极连接至访问电平。
[0009]NMOS管N2的源极接地，漏极连接PMOS管P2的漏极和PMOS管Pl的栅极，PMOS管P2的源极连接至访问电平。
[0010]继续参考图2，高电平信号VDD持续为高电平状态，在指令电平Vcoding为低电平O时，NMOS管NI导通，NMOS管N2关断；节点Vll为低电平，节点V12为高电平，此时，电平移位单元10通过节点V12对所连接的字线WLO加载此时的访问电平，以对目标存储单元进行对应访问操作。
[0011]在指令电平Vcoding转为高电平I时，NMOS管NI关断，NMOS管N2导通，此时，由于，节点Vll仍保持为低电平、节点Vl2仍保持高电平，NMOS管N2和PMOS管P2处于正在导通的状态并流过贯穿电流，以对节点V12进行放电。当节点12为低电平时，PMOS管Pl导通，并产生贯穿电流，以对节点Vll进行充电。而在指令电平Vcoding从高电平I转为低电平O时的情况也是类似的，是对节点V12进行充电及对节点Vll进行放电的过程。
[0012]通常情况下，上述晶体管通过电流驱动对所述存储阵列的字线和位线进行充电。但是，上述晶体管的衬底面积很大，且具有较大的寄生负载，因而，现有技术的驱动电路里，所述节点(VI1、V12)的充放电过程容易受所述寄生负载及电力供应水平的影响，特别是晶体管处于边界条件(如存储器存储阵列的密度变高、电源电压较小的情况)，晶体管的驱动能力会相应减弱，引起驱动电路工作状态不佳，驱动电路无法为对应位线和字线提供准确的操作电压。
【发明内容】
[0013]本发明技术方案所解决的技术问题为，如何提高存储器驱动电路的驱动能力。
[0014]为了解决上述技术问题，本发明技术方案提供了一种存储器的驱动电路，包括:电平移位单元及衬底偏置单元；
[0015]所述电平移位单元包括适于输入访问电平的第一节点、适于输入衬底偏置电平的第二节点及适于输出驱动电平的第三节点，所述第三节点连接至所述存储器中的字线或位线.
[0016]所述衬底偏置单元适于提供所述衬底偏置电平，所述衬底偏置电平小于所述访问电平。
[0017]可选的，所述访问电平为编程电平或读取电平时有效。
[0018]可选的，所述衬底偏置电平与访问电平的差值范围为0.6V?0.8V。
[0019]可选的，所述电平移位单元包括:第一 PMOS管、第二 PMOS管、第一 NMOS管和第二NMOS 管；
[0020]所述第一 PMOS管和第二 PMOS管源极相连至所述第一节点，衬底相连至所述第二节点；所述第一NMOS管的栅极连接至一高压电平，其衬底与所述第二NMOS管的源极及衬底相连至地，所述第一 NMOS管的源极和第二 NMOS管的栅极相连至一可变电平，所述可变电平在所述访问电平有效时为低压电平；
[0021]所述第一 PMOS管的漏极及第一 NMOS管的漏极相连至所述第二 PMOS管的栅极，所述第二 PMOS管的漏极、第二 NMOS管的漏极及第一 PMOS管的栅极连接至所述第三节点。
[0022]可选的，所述衬底偏置单元包括:压降单元及泄放单元；
[0023]所述压降单元的一端适于连接所述访问电平以接收所述访问电平，另一端适于在所述访问电平有效时提供所述衬底偏置电平；
[0024]所述泄放单元适于在所述访问电平失效时实现所述衬底偏置电平的泄放。
[0025]可选的，所述压降单元包括:第三NMOS管；
[0026]所述第三NMOS管的漏极适于连接所述访问电平，源极适于提供所述衬底偏置电平，栅极连接至第一控制电平；所述第一控制电平在所述访问电平有效时为高电平。
[0027]可选的，所述泄放单元包括:第四NMOS管；
[0028]所述第四NMOS管的漏极连接至所述压降单元的衬底偏置电平提供端，源极至地，栅极连接至第二控制电平；所述第二控制电平在所述访问电平失效时为高电平。
[0029]可选的，所述泄放单元还包括:二极管连接的第五NMOS管；所述第四NMOS管的漏极通过所述第五NMOS管连接至所述衬底偏置电平提供端。
[0030]可选的，所述衬底偏置单元还包括:控制单元；
[0031]所述控制单元适于提供所述第一控制电平与第二控制电平，所述第二控制电平为第一控制电平的反相电平。
[0032]为了解决上述技术问题，本发明技术方案还提供了一种存储器，包括:存储阵列及如上所述的驱动电路；
[0033]所述存储阵列包括字线和位线，所述驱动电路适于根据所述访问电平在所述字线或位线上加载相应驱动电平。
[0034]可选的，所述电平移位单元有多个，包括第一类电平移位单元和第二类电平移位单元，所述第一类电平移位单元对应并通过其第三节点连接至一条字线，所述第二类电平移位单元对应并通过其第三节点连接至一条位线。
[0035]本发明技术方案的有益效果至少包括:
[0036]通过增加衬底偏置单元，对本发明技术方案的晶体管提供不同的偏置电压(即对电平移位单元的第一节点加载访问电平，对其第二节点加载衬底偏置电平)；令所述衬底偏置电平小于所述访问电平，从而在第一节点和第二节点之间形成差分结势垒(Difference Junct1n Barrier) ?所述衬底偏置单元能够支持所述电平移位单元对对应字线或位线的充放电过程。考虑到充放电水平及上升时间与电平移位单元对应的字线或位线上的寄生电容及寄生电阻相关，本发明技术方案利用所述差分结势垒减小等效在字线或位线上的寄生电容及寄生电阻，使电平移位单元能够将所述访问电平较为准确地转移至对应位线和字线。
[0037]另外，由于电平移位单元的第一节点对应电平移位单元P型场效应晶体管的源极，而第二节点则对应P型场效应晶体管的衬底；本发明技术方案还提高了所述P型场效应晶体管在驱动过程中的驱动电流，因而可以在保持晶体管尺寸的前提下，提高晶体管的充放电速率，且不影响晶体管的泄漏路径。本发明技术方案可采用小尺寸的晶体管实现较高的驱动能力，满足小芯片面积的设计需求。本发明技术