一种芯片及其替换对比装置的制造方法
【技术领域】
[0001]本发明涉及芯片技术领域，特别是涉及一种芯片的替换对比装置和一种芯片。
【背景技术】
[0002]在NAND FLASH 芯片(NAND FLASH 芯片是 FLASH 芯片的一种，NAND FLASH 芯片内部采用非线性宏单元模式)制造过程中存储单元可能会有坏点出现，出现坏点的存储单元不能用来存储数据，芯片内部会把出现坏点的存储单元地址在测试阶段写入芯片内部。在对芯片进行读写操作的时候，会把需要读写的地址与记录的出现坏点的存储单元地址进行对比。如果对比后匹配上，用芯片内部其它的存储单元来替换出现坏点的存储单元；如果对比没有匹配上，则正常操作。在读写完成后，会对上一次的对比结果进行复位，以为下一次的读写做准备。
[0003]但是，由于相关技术中，芯片的替换对比电路连接的对比模块比较多，导致总的寄生电容比较大，因此，影响了替换对比电路的对比时间和复位时间，芯片的读写速度较低。
【发明内容】
[0004]鉴于上述问题，本发明实施例提供了克服上述问题的一种芯片的替换对比装置和相应的一种芯片。
[0005]为了解决上述问题，本发明实施例公开了一种芯片的替换对比装置，包括:M个替换对比电路，每个所述替换对比电路具有N个对比模块，每个所述替换对比电路分别与芯片的对比复位信号电路、芯片的输入地址输出端、芯片的N个替换单元和芯片的主存储器相连，所述N个替换单元与所述N个对比模块一一对应相连，其中，Μ为大于1的整数，Ν为大于0的整数。
[0006]优选地，每个所述替换对比电路包括:第一开关模块，所述第一开关模块的第一端与预设电源相连，所述第一开关模块的控制端与所述对比复位信号电路相连；第二开关模块，所述第二开关模块的第一端与所述第一开关模块的第二端相连，所述第二开关模块的控制端与所述对比复位信号电路相连；第三开关模块，所述第三开关模块的第一端接地，所述第三开关模块的第二端与所述第二开关模块的第二端相连，所述第三开关模块的控制端与所述对比复位信号电路相连；所述Ν个对比模块，每个所述对比模块包括寄生电容，每个所述对比模块的第一端与所述输入地址输出端相连，每个所述对比模块的第二端分别与所述第二开关模块的第一端和对应的所述替换单元相连，每个所述对比模块的第三端与所述第二开关模块的第二端相连，当所述对比复位信号电路输出的对比复位信号无效时，所述第一开关模块、所述第二开关模块闭合且所述第三开关模块断开，所述预设电源对Ν个所述寄生电容充电；锁存器，所述锁存器分别与所述第二开关模块的第一端和所述主存储器相连。
[0007]优选地，当所述对比复位信号有效时，所述第一开关模块、所述第二开关模块断开且所述第三开关模块闭合。
[0008]优选地，所述第一开关模块和所述第二开关模块为PM0S管，所述第三开关模块为NM0S 管。
[0009]优选地，当所述对比复位信号为低电平时，所述对比复位信号无效；当所述对比复位信号为高电平时，所述对比复位信号有效。
[0010]优选地，当所述对比复位信号为高电平时，所述对比复位信号无效；当所述对比复位信号为低电平时，所述对比复位信号有效。
[0011]优选地，芯片的替换对比装置还包括:反相器，所述反相器分别与所述对比复位信号电路、所述第一开关模块的控制端、所述第二开关模块的控制端和所述第三开关模块的控制端相连，所述反相器用于对所述对比复位信号进行反向。
[0012]为了解决上述问题，本发明实施例还公开了一种芯片，包括:对比复位信号电路、输入地址输出端、MXN个替换单元、主存储器和所述的芯片的替换对比装置，其中，所述芯片的替换对比装置分别与所述对比复位信号电路、所述输入地址输出端、所述MXN个替换单元和所述主存储器相连。
[0013]本发明实施例包括以下优点:
[0014]通过设置芯片的替换对比装置包括Μ个替换对比电路，并设置每个替换对比电路具有Ν个对比模块，每个替换对比电路分别与芯片的对比复位信号电路、芯片的输入地址输出端、芯片的Ν个替换单元和芯片的主存储器相连，Ν个替换单元与Ν个对比模块一一对应相连，从而实现减小每个替换对比电路上的负载(寄生电容)，实现加快替换对比电路的对比速度和复位速度，进而提高芯片的读写速度。
【附图说明】
[0015]图1是本发明的一种芯片的替换对比装置实施例的结构框图；
[0016]图2是本发明的一种芯片的替换对比装置实施例的结构示意图；
[0017]图3是本发明的一种芯片实施例的结构框图。
【具体实施方式】
[0018]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本发明作进一步详细的说明。
[0019]本发明实施例的核心构思之一在于，减小相关技术中替换对比电路上的负载(寄生电容)，从而实现加快替换对比电路的对比速度和复位速度，进而提高芯片的读写速度。
[0020]参照图1，示出了本发明的一种芯片的替换对比装置1实施例的结构框图，具体可以包括:Μ个替换对比电路例如替换对比电路101、……、替换对比电路10Μ，每个替换对比电路具有Ν个对比模块，例如替换对比电路101的Ν个对比模块为对比模块111、......、
对比模块11Ν，……，替换对比电路10Μ的Ν个对比模块为对比模块1Μ1、……、对比模块1ΜΝ，每个替换对比电路分别与芯片的对比复位信号电路2、芯片的输入地址输出端3、芯片的Ν个替换单元和芯片的主存储器5相连，Ν个替换单元与Ν个对比模块一一对应相连，例如对比模块111、......、对比模块11Ν分别与替换单元411、......、替换单元41Ν--对应相连，……，对比模块1Μ1、……、对比模块1ΜΝ分别与替换单元4Μ1、……、替换单元4ΜΝ——对应相连。其中，Μ为大于1的整数，Ν为大于0的整数。[0021 ]由于将MXN个对比模块分别设置在Μ个替换对比电路中，与相关技术中替换对比电路相比，本发明实施例的芯片的替换对比装置1中替换对比电路上的负载(寄生电容)有效减少，从而实现了加快替换对比电路的对比速度和复位速度，提高了芯片的读写速度。
[0022]具体地，本发明实施例中的芯片可以为NAND FLASH芯片或其它芯片。另外，MXN个对比模块用于分别记录主存储器5中MXN个出现坏点的存储单元地址(每个对比模块对应记录主存储器5中一个出现坏点的存储单元地址)。其中，Μ和N的值可以由芯片中对比模块的个数和替换单元的个数确定，例如，当芯片具有128个对比模块和128个替换单元时，即ΜΧΝ = 128，此时，Μ可以为2、Ν为64，或Μ可以为4、Ν为32，或Μ可以为8、Ν为16等。
[0023]优选地，每个替换对比电路可以包括:第一开关模块11、第二开关模块12、第三开关模块13、Ν个对比模块和锁存器14。其中，第一开关模块11的第一端与预设电源VCC相连，第一开关模块11的控制端与对比复位信号电路2相连，对比复位信号电路2输出对比复位信号。第二开关模块12的第一端与第一开关模块11的第二端相连，第二开关模块12的控制端与对比复位信号电路2相连。第三开关模块13的第一端接地，第三开关模块13的第二端与第二开关模块12的第二端相连，第三开关模块13的控制端与对比复位信号电路2相连。每个对比模块包括寄生电容，每个对比模块的第一端与输入地址输出端3相连，在对芯片进行读写操作的时候，输入地址输出端3用于输出需要读写的输入地址，每个对比模块的第二端分别与第二开关模块12的第一端和对应的替换单元相连，每个对比模块的第三端与第二开关模块12的第二端相连，当对比复位信号电路2输出的对比复位信号无效时，第一开关模块11、第二开关模块12闭合且第三开关模块13断开，预设电源VCC对Ν个寄生电容充电。锁存器14分别与第二开关模块12的第一端和主存储器5相连。
[0024]其中，当对比复位信号无效时，由于第一开关模块11、第二开关模块12闭合且第三开关模块13断开，第二开关模块12的第一端为高电平，锁存器14翻转，锁存器14的值为低电平，锁存器14实现复位。其中，在锁存器14复位的过程中，由于替换对比电路上的负载(寄生电容)有效减少，第一开关模块11、第二开关模块12闭合速度、第三开关模块13断开速度加快，从而实现了加快替换对比电路的复位速度。
[0025]优选地，当对比复位信号有效时，第一开关模块11、第二开关模块12断开且第三开关模块13闭合。此时，每个对比模块分别对需要读写的输入地址与记录的主存储器5中出现坏点的存储单元地址进行对比，并当任一对比模块的对比结果为匹配时，即需要读写的输入地址与该对比模块记录的主存储器5中出现坏点的存储单元地址相同，相应的匹配上的对比模块输出低电平，第二开关模块12的第一端电平被拉低，即锁存器14的输入信号为低电平，锁存器14翻转，锁存器14的值为高电平，锁存器14的值输出至主存储器5，主存储器5中出现坏点的存储单元地址对应的存储单元被屏蔽，无法读写数据。同时，对比模块对应的替