专利名称：用于模拟绝缘体上硅器件的改进方法
技术领域：
本发明涉及绝缘体上硅集成电路，特别是涉及在创建电路设计的延时计算中用于解决SOI FET浮体电压的方法。
本申请是1997年9月26日提交的USSN 08/938，676，现为2000年2月8日公开的美国专利US6023577的改进和部分继续，并要求了该申请的优先权。发明名称是用于模拟SOI器件的方法，发明人是George E.Smith，Ⅲ，等。
这里发明人George E.Smith，Ⅲ，和其它人的其它相关待审查的申请包括在1999年4月19日提交的U.S.S.N.09/294，045，用于静态定时SOI器件及电路的改进方法；1999年4月19日提交的U.S.S.N.09/294，163，用于静态定时SOI器件及电路的改进方法；和1999年4月19日提交的U.S.S.N.09，294，178，用于静态定时SOI器件及电路的改进方法。
这些待审查的申请和本申请拥有同一个受让人-纽约阿蒙克国际商用机器公司。
因此将这些待审查申请的说明书并入本申请作为参考。
商标S/390和IBM是美国纽约阿蒙克国际商用机器公司的注册商标。其它的名字可能是国际商用机器公司或其它公司的注册商标或产品名称。
作为将要描述方法的背景技术，模拟技术已经用于生产硅器件，包括由通常所说的绝缘体上硅(也叫做SOI)的工艺生产薄膜器件以生产SOI器件。SOI器件的性能依赖于该器件(包括电路)浮体的当前电压。而体电压依赖于器件(或电路)的切换历史。用于生产硅器件(包括电路)的模拟包括传统的延时测量工艺，但在相关申请的涉及的技术发展之前，没有解决当前体电压影响的模拟技术。解决当前体电压历史影响的现有方法或者需要在讨论中的模拟准确的规律，或者试图跳过该问题。两种方法都不适用于延时规则。两种方法都不允许纠正一次运行中的模拟顺序。理论上，通过模拟整个切换历史可以解决当前体电压的影响，但这是不实际的，所以传统的延时估计工艺根本不具有解决该影响的方式。此外，因为通常的过程测量一个模拟运行中若干不同负载的延时，使用模拟历史不被接受。对模拟历史的依赖性将取决于模拟运行顺序的不同而给出难以预料的结果。
我们认为需要一种模拟影响的方法，可用于模拟电延时的系统中，诸如Mitsubishi Denki K.K.的美国专利5，396，615和HitachiMicro Systems Inc.的美国专利5，384，720所说明的。这两个只是作为电模拟和设计系统的一般例子，本发明还可用于其它至今未实现的系统。
应当注意，现在有大量的关于其它人如何利用SOI器件以及使用的是什么模拟技术的出版物和专利。其中包括在该专利公开中引用的出版物和在先申请，包括在国际商用机器公司的Messrs.Dubois，(E.)1993年1月的未出版的报告；Shahidi，(G.G.)和Sun(J.Y.C.)的“薄膜CMOS/SOI诊断振荡器的速度性能分析”，其中在使用用于电路模拟的小型解析模型分析薄膜SOI/CMOS环形振荡器对它们的体硅对应部分的性能优点之后指出，在时间上SOI于体硅相比的速度的提高可以用阈值电压、体掺杂系数和节电容减小的观点来解释。也可以利用他们的基于各个器件的DC电流测量的列表模型来获得更高的精度。在两种方法中都发现了模拟的和测量的传播延时之间的残余偏差。比较在环形振荡器中的整体电流和存储的电荷，认识到在低估充/放电电流时该差异产生的根源。这些研究人员通过分析外加电压与传输延时，确定电流的瞬间增强不是所述差异的原因。他们讨论并发现SOI器件的DC电流特性对接地规则很敏感，借助电流模拟系统地解释了对每一级的延时的不准确的预测。该报告为IBM的内部报告，但它显示没有办法在SOI器件的设计中模拟当前体电压的影响，并陈述了在该领域中通过电路模拟对延时所作出的不准确的预测给研究人员所造成的沮丧。
我们得出结论，在SOI电路器件的设计中需要一种模拟当前体电压影响的方法，但到目前为止还没有其他人实现该方法。在IBM过去的申请中所描述的成果中，部分耗尽的SOI器件保持了器件本体中的存储电荷。该电荷导致“体电压”。体电压进而影响了器件的阈值电压(VT)并由此影响电路的性能。
在过去，对于体硅器件，这种影响并不重要。引用的第一个相关申请为1997年9月26日申请的USSN 08/938，676，现为2000年2月8日公开的美国专利No.6023577，该申请描述了一种可以随机地设置体电压，或通过工艺的变化来设置体电压的方法。实际测量的体电压并不是完全随机的。在其它相关的公开中显示的该方法示出了尝试更精确地表现体电压的影响的方法。
需要改进过去所取得的进展，我们将介绍一种更专门的方法以估计体电压。虽然该方法并不像母申请中的那么通用，但在其应用领域它更精确。
如下所述，我们研制出一种方法，用于在模拟期间在任何时刻将浮动体电压设置为任何需要的值。在现有的申请中给出的分析电路的方法为SOI晶体管本体选择一个电压，该电压限制了所有可能电压。在其他提到的申请中的方法多少缩小了可能性。这里，我们分析电路的哪些部分可能处于AC平衡，并对该部分进行专门的处理。我们也考虑被分析的电路的不同部分具有不同的历史的情况，并且现在意识到假设所有的晶体管具有“快”或“慢”的历史是不够的。
此外，通过分析电路的哪些部分可能处于AC平衡，由使用该方法所取得的改进允许设计人员容易地建立起他们的当前设计方法行得通的延时规则。在一次运行中，设计人员可以进行多次模拟，并得到相同的结果，而与顺序无关。由于我们的方法，现在已知在性能有限制，但是设计人员不必不断尝试输入和历史的不同组合以发现最好和最差情况的值。这些和其它的改进将在随后的详细说明中阐述。为了更好的理解本发明的优点和特征，参考下面的附图和详细说明
图1示出了我们所说的浮体以及当前体电压为B点(内部浮体节点)的当前体电压，其中B点为体。
图2示出了图1的公开所作的改进。
根据本发明，参考图1，我们研制出了一种用于模拟SOI器件的模型的方法，通常包括以下的步骤通过在模型中增加一个理想电压源和与其串联的理想电流源，在模拟期间的任何时间将浮体电压设置为任何需要的值，其中电压源的值为所需的体电压，电流源的值一个常数(称作GJ)乘以其两端的电压。正如我们所说的，图1示出了我们所说的浮体并且当前体电压为B点(内部浮体节点)的当前体电压，其中B点为体。该图既适用于NFET又适用于PFET。在图1中，所示元件在图1的下面按标号进行了说明。在图1中，数字1表示理想电压源，数字2表示理想电流源。
当常数GJ为零时，没有电流流动，附加的元件对电路没有影响。当常数GJ非零时，理想电流源看起来与电阻一样。因此，电流可以流进或流出体节点以设置体节点的电压。
常数GJ除了在需要改变体电压时以外一直保持为零。
选择理想电压源的值以设置所需的浮体电压需要两个步骤。首先，通过考虑器件的端电压和温度可以唯一地计算静态体电压。该电压为长时间没有进行切换动作后本体自然地确定的电压。
由该基准静态电压，根据可能的切换动作的不同类型，可以发现该电压改变的界限。例如，增加器件的栅极电压，同时保持源极和漏极电压恒定，会对体电压产生特定的影响。
考虑所有可能的切换类型将会在静态体电压的周围给出电压改变的可能的范围。根据所希望的模拟类型，我们可以从这些电压中任意地挑选一个改变静态电压，以表示该器件未知的切换历史，或者根据已知的切换历史选择一个值，或者选择给定最好或最差情况延时的值。
由于可以在我们需要的任何时刻重新设置体电压，我们可以通过在每次延时测量开始之前重新设置电压来解决在一个模拟过程中连续的延时问题。
为了解决在延时预报器(例如，延时规则发生器)中预测延时的问题，可以把由体电压的偏移作为确定最好情况/最差情况的一部分。例如，要发现电路的最快延时，除了选择最快的工艺和环境变量外，还可以选择给定最快延时的体电压。例如，这些可由IBM销售的AS/X(在下面说明)自动完成。
这种方法已由IBM的AS/X系统或例如SPICE的其它电路模拟器采用模拟SOI的模型实现了，并且使用基于FET逻辑的任何SOI设计人员都可以使用该方法。这些方法可以编码到标准的电子设计软件中，并通常在他们的文件中进行说明。
现在，我们必须明白事实上电压不是随机的。参考图2，在我们下面所描述的改进中，与图1相比较，我们将在图2中说明显示在图中的电路并在随后进行说明。这是一个在我们的电路中广泛使用的标准的锁存电路的一部分。
由图2容易看出我们所关心的通路是由两个输入中的一个到电路的右侧。如果假设所有的晶体管都具有慢的历史，显然通路的延时也会是慢，对于快的历史也类似，延时也会快。然而，在该电路中，延时并不是唯一被关心的事项。我们也关心由“时钟”和“数据”输入的信号到达的相对时间。例如，这可用于计算锁存器的建立时间。
在大多数的系统中，时钟以重复的方式长期运行。因此，很快就会明白，例如，晶体管T0和T3必定处于AC稳定状态的体电压状态。
然而，数据输入是不可预测的。其值将根据电路中进行的精确计算得到。因此，需要假设在例如T2和T5的晶体管中的数据码型例如具有慢的历史。此外，对于这些晶体管也可以有快的历史，或者在这些值之间的任何可能的其它历史。
因此，我们可以根据晶体管的端信号通过简单的拓扑分析将所有的晶体管分类。这里，我们可以把T0和T3称作“时钟”晶体管。这是由于它们的栅极连接到时钟信号，而它们的源极和漏极连接到电源。
类似地，可以将T2和T5分类为“数据”晶体管。这是由于它们的栅极连接到数据信号，而它们的源极和漏极连接到电源。剩下晶体管T1和T4。由于它们的栅极取决于时钟信号而源极和漏极具有类似数据的特性，我们将它们称作“混合”晶体管。虽然通常看不到，另一种类型的“混合”晶体管具有栅极上的数据信号和漏极上的时钟信号。
因此，我们修改了过去公开的晶体管的模型，以允许明确地指定历史的类型。通过从慢值到快值的范围来实现。上述拓扑分析告诉我们晶体管属于哪一类。例如，“时钟”晶体管只需指定为均衡值。由于栅极电压一直在切换，所以我们可以这样做。另一方面，由于不知道历史，必须允许假设“数据”晶体管的体电压值的全部范围。
可以通过合并晶体管的“时钟”和“混合”组来进行简化。根据我们的模拟，这样会产生少量的错误，并允许简化拓扑分析。这一步是可选的，可以保留所有四种类型的晶体管以进行详细的分析。
我们的方法可以作为一组AS/X模型来实现，用于标准库用法的延时规则发生器。
虽然描述了本发明的优选实施例，但应该明白现在和将来本领域的技术人员可以在随后的权利要求书的范围内做各种改进和提高。这些权利要求用于解释首先说明的本发明的适当的保护范围。
权利要求
1．一种在模拟包括SOI电路的SOI器件的模型中使用的方法，包括以下步骤通过分析电路的哪些部分可能处于AC平衡以及在模型中增加一个理想电压源和与其串联的理想电流源，在模拟期间的任何时刻将浮体电压设置为任何需要的值，其中电压源的值为所需的体电压，电流源的值为一个常数乘以其两端的电压。
2．根据权利要求1中的模型使用的方法，其中当常数为零时，没有电流流动，任何附加的元件对电路没有影响。
3．根据权利要求2中的模型使用的方法，其中当常数非零时，所述理想电流源看起来与电阻一样，由此电流可以流进或流出体节点，设置体节点的电压。
4．根据权利要求3中的模型使用的方法，其中所述常数除了在需要改变体电压时以外一直保持为零。
5．根据权利要求4中的模型使用的方法，其中通过选择理想电压源的值将设置所需的浮体电压，其中首先，通过考虑器件的端电压和温度可以仅计算静态体电压，在该步骤中所述静态体电压为长时间没有进行切换动作后本体自然地确定的电压。
6．根据权利要求5中的模型使用的方法，其中由所述基准静态电压，根据可能的切换动作的不同类型，可以发现该电压改变的界限。
7．根据权利要求6中的模型使用的方法，其中通过增加该器件的栅极电压，同时保持源极和漏极电压恒定将对体电压产生特定的影响，可以发现所述静态体电压改变的界限。
8．根据权利要求6中的模型使用的方法，其中考虑所有可能的切换类型并在考虑所有的切换类型之后，给出在静态体电压的周围电压改变的可能的范围。
9．根据权利要求5中的模型使用的方法，包括提供体电压的偏移作为确定最好情况/最差情况的步骤。
10．根据权利要求5中的模型使用的方法，包括通过在每次延时测量开始之前重新设置电压，在模拟中需要的任何时刻重新设置所述体电压的步骤。
11．根据权利要求1的方法，其中所述方法编码到使用基于FET逻辑设计的SOI的设计软件中。
12．根据权利要求1的方法，其中当通过分析电路的哪些部分可能处于AC平衡在模拟期间的任何时刻可以将浮体电压设置为任何需要的值，通过检测电路元件的端信号通过确定所分析的电路元件的所属类型进行器件的拓扑分析。
13．根据权利要求12的方法，其中所述拓扑分析是为了分析栅极元件，并在分析中确定所述栅极元件是否连接到周期信号。
14．根据权利要求13的方法，其中如果在拓扑分析期间确定栅极元件反复地切换，则确定栅极元件为AC平衡。
15．根据权利要求12的方法，其中所述拓扑分析是为了分析漏极元件，并在分析中确定所述漏极元件是否连接到周期信号。
16．根据权利要求15的方法，其中如果确定所述漏极元件在拓扑分析期间周期性的切换，则确定漏极元件为AC平衡。
17．根据权利要求12的方法，其中所述拓扑分析包括测试多个电路元件，并在分析中确定所述元件是否连接到周期信号，如果两者都未连接周期信号，则不能假定所分析的电路元件所属的类型。
18．根据权利要求12的方法，其中所述拓扑分析包括测试包含多个电路元件的分析电路，并在分析中确定所述元件是否连接到周期信号，如果所述元件中的一个连接周期信号而另一个未连接周期信号，则确定所分析的电路属于混合类型的电路元件。
全文摘要
一种在基于FET逻辑设计的SOI中使用的将电子设计模型编码到设计软件中的方法,包括:通过在模拟期间的任意时刻将浮体电压设置为任何需要的值并在模型中增加一个理想电压源和与其串联的理想电流源,模拟SOI器件,其中电压源的值为所需的体电压,电流源的值为一个常数乘以其两端的电压。当常数为零时,没有电流流动,任何附加的元件对电路没有影响。当常数非零时,理想电流源看起来与电阻一样。
文档编号H01L29/00GK1287333SQ00126190
公开日2001年3月14日 申请日期2000年8月31日 优先权日1999年9月2日
发明者乔治·E.·史密斯三世, 法利博兹·阿萨德拉吉, 保罗·D.·曼彻, 小劳伦斯·F.·瓦格纳, 蒂莫西·L.·瓦尔特斯 申请人:国际商业机器公司