专利名称：半导体装置及其制造方法
技术领域：
本发明涉及器件隔离区域和栅极电极的形成，特别是涉及适合于存储单元的半导体装置及其制造方法。
图31示出了现有的SRAM存储单元阵列的一个例子。在这里，仅仅示出了器件隔离区域64a，器件区域64b、栅极电极66a、局部互连70a。以下，对单位存储单元部分59的制造方法进行说明。
首先，如图32所示，在半导体衬底60上形成绝缘膜61，在该绝缘膜61上形成在填埋剂的研磨时成为阻挡层的例如氮化膜62。
其次，如图33所示，在氮化膜62上形成图形化的光刻胶63。以该光刻胶63为掩模。借助于各向异性刻蚀除去氮化膜62、绝缘膜61和半导体衬底60，形成器件隔离区域沟64。在这里，半导体衬底60的刻蚀，并不限于以光刻胶63为掩模进行刻蚀的方法。例如，也可以把光刻胶63复制到氮化膜62上后，以氮化膜62为掩模刻蚀半导体衬底60。然后除去光刻胶63，进行氧化处理。
其次，如图33所示，在整个面上形成例如氧化膜65，用该氧化膜65填埋器件隔离区域沟64。
其次，如图35所示，借助于干法刻蚀或CMP(化学机械研磨)除去氧化膜65，使氮化膜62的表面露出来。
其次，如图36所示，除去氮化膜62、氧化膜65，形成器件隔离区域64a。其次，在进行了用来形成阱或沟道的离子注入之后，除去绝缘膜61。
其次，如图37所示，在半导体衬底60上重新形成栅极绝缘膜61a。在该栅极绝缘膜61a上形成将成为栅极电极的多晶硅膜66。在该多晶硅膜66上形成已图形化的光刻胶67。
其次，以该光刻胶67为掩模，除去多晶硅膜66。结果，如图38所示，形成栅极电极66a。然后，除去光刻胶67。
其次，如图39所示，在整个面上形成层间绝缘膜68，在该层间绝缘膜68上形成图形化的光刻胶(未画出来)。以该光刻胶为掩模，除去层间绝缘膜68，形成局部布线(局部互连)形成部分69。其次，向整个面上淀积金属膜70，填埋局部互连形成部分69。然后，除去金属膜70，形成局部互连70a。在这里，图40示出了图39的平面图。此外，图41示出了沿图40的41-41线的剖面图。
在上述现有技术中，在形成MOS晶体管的栅极电极66a时，如图37所示，形成图形化的光刻胶67。在这里，图42示出了图37的平面图。
如图42所示，光刻胶67分别形成反相器部分65a和传输部分65b。这时，光刻胶67，必须考虑到对光刻工序中的基底图形(例如器件区域64b)的对准偏离进行图形化。因此，作为对准偏离量的冗余量要设置所谓的边缘F1，形成光刻胶67的图形L1。
但是，当随着器件的微细化，通过曝光进行析象的光刻胶67的尺寸减小时，就不可能象所希望的图形那样形成实际的光刻胶67的图形。例如，图42、图43所示，即便是假定要把光刻胶67形成为图形L1那样的线状，光刻胶67a的长度也要变短为象图形L2那样。在产生了这样的缩短现象的情况下，边缘的长度就从F1缩短为F2，在有的情况下，光刻胶67a会变得比对准偏离量还小。为此，产生不能进行正常的晶体管动作的问题。
于是，作为解决上述问题的方法，有这样的方法在光刻胶67进行图形化时，使F1的长度增长缩短量那么大的量。但是，增大F1后，单元就会变大，在要实现大容量的存储单元的情况下，芯片尺寸变大。
此外，作为增大F1而不会使单元尺寸增大的方法，也可以考虑缩小栅极电极间隔S1的方法。但是，在因减小S1而超过了析象界限的情况下，应当分隔开来的电极(例如，图40所示的反相器部分65a的电极66a和传输部分65b的电极66a)就会彼此连接起来。因此，该方法也将妨害正常的晶体管动作。
如上所述，若用现有的栅极电极的形成方法和存储单元构造，则要实现微细的大容量的存储单元就变成极其困难的状况。
本发明就是为解决上述课题而发明的，目的在于提供可以实现微细而大容量的存储单元而无须考虑栅极边缘或缩短现象的半导体装置及其制造方法。
为了到达上述目的，本发明使用以下所述的手段。
本发明的半导体装置，具有半导体衬底内的器件区域、隔离上述器件区域的器件隔离区域、和仅仅在上述器件区域上形成的多个栅极电极。
此外，本发明的半导体装置，具有半导体衬底内的器件区域、隔离上述器件区域的器件隔离区域、仅仅在上述器件区域上形成的多个栅极电极、使上述栅极电极彼此连接的第1局部布线、和使上述器件区域彼此连接的第2局部布线。
此外，本发明的半导体装置，具有半导体衬底内的器件区域、隔离上述器件区域的器件隔离区域、仅仅在上述器件区域上形成的多个栅极电极、使上述栅极电极彼此连接的第1局部布线、使上述器件区域彼此连接的第2局部布线、不使上述栅极电极彼此间和电动器件区域彼此间连接地在各个上述器件区域上形成的多条第3局部布线、和使上述第3局部布线彼此间进行连接的布线。
此外，本发明的半导体装置，具有半导体衬底内的器件区域、隔离上述器件区域的器件隔离区域、仅仅在上述器件区域上形成的多个栅极电极、使上述栅极电极彼此连接的第1局部布线、不使上述栅极电极彼此间和电动器件区域彼此间连接地在各个上述器件区域上形成的多条第2局部布线、和使上述第2局部布线彼此间进行连接的布线。
也可以还具有在上述栅极电极的侧面上形成的侧壁。
也可以还具有在上述栅极电极下端部的上述器件区域的表面上形成的低浓度扩散区域、和与上述低浓度扩散区域连续起来形成的杂质浓度比上述低扩散浓度区域还高的高扩散浓度区域。
也可以还具有在上述栅极电极上和上述器件区域上形成的硅氧化物膜。
上述器件隔离区域理想的是沟槽构造。
上述栅极电极也可以是与形成上述第1到第3局部布线的材料不同的种类的材料。
上述第2局部布线的膜厚是比上述栅极电极的膜厚还厚的膜厚。
本发明的半导体装置的制造方法，具备下述工序在半导体衬底上形成栅极绝缘膜的工序；在上述栅极绝缘膜上形成栅极电极材料的工序；在上述半导体衬底内形成隔离器件区域的器件隔离区域的工序；在上述栅极电极材料上形成图形化的光刻胶的工序；以上述光刻胶为掩模除去上述栅极电极材料，仅仅在上述栅极绝缘膜上的上述器件区域上形成多个栅极电极的工序；除去上述光刻胶的工序；在整个面上形成层间膜的工序；在上述层间膜内形成分别连接上述栅极电极彼此间和上述器件区域彼此间的局部布线的工序。
此外，本发明的半导体装置的制造方法，具备下述工序在半导体衬底上形成栅极绝缘膜的工序；在上述栅极绝缘膜上形成虚设栅极电极材料的工序；在上述半导体衬底内形成隔离器件区域的器件隔离区域的工序；在上述虚设栅极电极材料上形成图形化的光刻胶的工序；以上述光刻胶为掩模，除去上述虚设栅极材料，仅仅在上述栅极电极绝缘膜上的器件区域上，形成多个虚设栅极的工序；除去上述光刻胶的工序；在整个面上形成第1层间膜的工序；使上述第1层间膜平坦化，使上述虚设栅极的表面露出来的工序；除去上述虚设栅极，形成开口部分的工序；从上述开口部分进行离子注入的工序；在整个面上形成栅极电极材料，填埋上述开口部分的工序；采用除去上述栅极电极材料，使上述第1层间膜的表面露出来的办法，在上述开口部分上形成栅极电极的工序；在整个面上形成第2层间膜的工序；在上述第2层间膜内形成分别连接上述栅极电极彼此间和上述器件区域彼此间的局部布线的工序。
还可以具备在上述栅极电极的侧面上形成侧壁的工序。
还可以具备在上述栅极电极下端部的上述器件区域的表面上形成的低浓度扩散区域的工序、和与上述低浓度扩散区域连续起来，形成的杂质浓度比上述低扩散浓度区域还高的高扩散浓度区域的工序。
还可以具备在上述栅极电极上和上述器件区域上形成硅氧化物膜的工序。
还可以具备在上述离子注入后，除去上述开口部分的底部的栅极绝缘膜，使上述半导体衬底的表面露出来的工序；和在上述露出来的半导体衬底上再次形成绝缘膜的工序。
如上所述，倘采用本发明，则可以提供可以实现微细且大容量的存储单元而无须考虑栅极边缘或缩短现象的半导体装置及其制造方法。
图1的平面图示出了本发明的SRAM存储单元阵列。
图2的平面图示出了本发明的单位存储单元。
图3是本发明的半导体装置的沿图2的3-3线的剖面图。
图4是本发明的半导体装置的沿图2的4-4线的剖面图。
图5的剖面图示出了本发明的实施例1的半导体装置的制造工序。
图6的剖面图示出了接续在图5后边的本发明的实施例2的半导体装置的制造工序。
图7的剖面图示出了接续在图6后边的本发明的实施例1的半导体装置的制造工序。
图8的剖面图边示出了接续在图7后的本发明的实施例1的半导体装置的制造工序。
图9的剖面图示出了接续在图8后边的本发明的实施例1的半导体装置的制造工序。
图10的剖面图示出了接续在图9后边的本发明的实施例1的半导体装置的制造工序。
图11是示出了本发明的实施例1的半导体装置的制造工序的图10的平面图。
图12的剖面图边示出了接续在图10后的本发明的实施例1的半导体装置的制造工序。
图13是示出了本发明的实施例1的半导体装置的制造工序的图12的平面图。
图14的剖面图示出了接续在图12后边的本发明的实施例1的半导体装置的制造工序。
图15的剖面图示出了接续在图14后边的本发明的实施例1的半导体装置的制造工序。
图16的剖面图示出了接续在图15后边的本发明的实施例1的半导体装置的制造工序。
图17是示出了本发明的实施例1的半导体装置的制造工序的图16的平面图。
图18的剖面图示出了接续在图16后边的本发明的实施例1的半导体装置的制造工序。
图19是示出了本发明的实施例1的半导体装置的制造工序的图18的平面图。
图20的剖面图示出了本发明的实施例1的另一种半导体装置。
图21的剖面图示出了本发明的实施例2的半导体装置的制造工序。
图22的剖面图示出了接续在图21后边的本发明的实施例2的半导体装置的制造工序。
图23的剖面图示出了接续在图22后边的本发明的实施例2的半导体装置的制造工序。
图24的剖面图示出了接续在图23后边的本发明的实施例2的半导体装置的制造工序。
图25的剖面图示出了接续在图24后边的本发明的实施例2的半导体装置的制造工序。
图22的剖面图示出了接续在图21后边的本发明的实施例2的半导体装置的制造工序。
图26的剖面图示出了接续在图25后边的本发明的实施例2的半导体装置的制造工序。
图27的平面图示出了本发明的实施例3的局部互连形成工序。
图28的平面图示出了本发明的实施例3的布线形成工序。
图29的剖面图示出了本发明的实施例3的另一种局部互连形成工序。
图30的剖面图示出了本发明的实施例3的另一种布线形成工序。
图31是利用现有技术实施的SRAM的存储单元阵列的平面图。
图32的剖面图示出了利用现有技术实施的半导体装置的制造工序。
图33的剖面图示出了接续在图32后边的本发明的实施例2的半导体装置的制造工序。
图34的剖面图示出了接续在图33后边的本发明的实施例2的半导体装置的制造工序。
图35的剖面图示出了接续在图34后边的本发明的实施例2的半导体装置的制造工序。
图36的剖面图示出了接续在图35后边的本发明的实施例2的半导体装置的制造工序。
图37的剖面图示出了接续在图36后边的本发明的实施例2的半导体装置的制造工序。
图38的剖面图示出了接续在图37后边的本发明的实施例2的半导体装置的制造工序。
图39的剖面图示出了接续在图38后边的本发明的实施例2的半导体装置的制造工序。
图40是示出了利用现有技术实施的半导体装置的制造工序的图39的平面图。
图41是利用现有技术实施的半导体装置的沿图40的41-41线的剖面图。
图42是示出了利用现有技术实施的半导体装置的制造工序的图37的平面图。
图43是示出了利用现有技术实施的半导体装置的制造工序的图37的平面图。
以下参照
本发明的实施例。首先，图1示出了把本发明的实施例1应用于SRAM的存储单元阵列的情况。此外，图2是图1的单位存储单元14的放大图。
如图1、图2所示，实施例1的特征在于反相器部分15和传输部分16的各个栅极电极11仅仅在器件区域12上形成，该栅极电极11使用局部互连13进行连接。
图3示出了沿图2的3-3线的剖面图。图4示出了沿图2的4-4线的剖面图。如图3、图4所示，栅极电极11仅仅在器件区域12上形成。此外，局部互连13分别连接反相器部分15的各个器件区域12和传输部分16的各个器件区域12，同时还成为布线的引出部分。
其次，参看图5到图20，说明本发明的实施例1的半导体装置的制造方法。
首先，如图5所示，在半导体衬底20上形成栅极绝缘膜21，在该栅极绝缘膜21上形成将成为栅极电极的多晶硅膜22。在该多晶硅膜22上形成刻蚀的掩模材料23。在这里，作为掩模材料，只要在为了形成后述的器件隔离沟而刻蚀半导体衬底20时可以确保刻蚀的选择比即可，例如可以使用氧化膜或氮化膜等。
其次，如图6所示，在掩模材料23上形成图形化的光刻胶24。以该光刻胶24为掩模，借助于各向异性刻蚀，除去掩模材料23、多晶硅膜22和栅极绝缘膜21，使半导体衬底20的表面露出来。然后，除去光刻胶24。
其次，如图7所示，以掩模材料23为掩模，除去半导体衬底20一直到作为后述的器件隔离区域所必要的深度为止，形成器件隔离沟25。另外，器件隔离沟25虽然是在除去了光刻胶24之后形成的，但是并不限于本方法。例如，也可以用光刻胶24形成器件隔离沟25，器件隔离沟的形成方法并不影响本发明的效果。
其次，如图8所示，在整个面上形成绝缘膜26，用该绝缘膜26填埋器件隔离沟25。
其次，如图9所示，除去绝缘膜26和掩模材料23，使多晶硅膜22的表面露出来。在这里，除去绝缘膜26和掩模材料23的除去方法，例如也可以使用CMP或干法刻蚀，只要可以除去绝缘膜26和掩模材料23，确保多晶硅膜22的表面的平坦度就行。这样一来，就形成了STI(浅沟隔离)构造的器件隔离区域25a。
其次，如图10所示，在多晶硅膜22上形成通过光刻进行图形化的光刻胶27。在这里，图10示出了沿图11的10-10线的剖面。如图11所示，连续地形成反相器部分15和传输部分16的光刻胶27。
其次，如图12所示，以光刻胶27为掩模，除去多晶硅膜22，形成栅极电极22a。在这里，图12示出了沿图13的12-12线的剖面。如图13所示，栅极电极22a仅仅在器件区域25b上形成。
其次，如图14所示，在整个面上形成层间绝缘膜28。
其次，如图15所示，在层间绝缘膜28上形成图形化的光刻胶29。以该光刻胶29为掩模，除去层间绝缘膜28，形成局部互连形成部分30。然后，除去光刻胶29。
其次，如图16所示，在整个面上形成金属膜31’，填埋局部互连形成部分30。然后，除去金属膜31’，使层间绝缘膜28露出来。这样一来，就在局部互连形成部分上形成了局部互连31。在这里，形成局部互连31的金属膜31’的材料，例如可以是钨(W)等的高熔点金属等，但也可以是导电性材料。
此外，图16示出了沿图17的16-16线的剖面。如图17所示，反相器部分15中的局部互连31，由使栅极电极22a彼此间连接的栅极电极连接部分31a、31b和使器件区域25b彼此间连接的器件区域连接部分31c、31d构成。此外，传输部分16中的局部互连31由将成为字线的字线部分31e构成。因此，仅仅在器件区域25b上形成的各个栅极电极22a用局部互连31a、31b进行连接。
其次，如图18所示，在整个面上形成绝缘膜32，在该绝缘膜32上形成图形化的光刻胶(未画出来)。以该光刻胶为掩模形成沟。其次，在整个面上形成金属膜33’，用该金属膜33’填埋沟。其次，采用除去金属膜33’，使绝缘膜32的表面露出来的办法，形成连接孔33。其次，在整个面上形成金属膜34’，在该金属膜34’上形成图形化的光刻胶(未画出来)。以该光刻胶为掩模，除去金属膜34’，形成布线34。在这里，形成布线34的金属膜34’，一般地说可以使用例如铝(Al)、钨(W)、钛(Ti)、氮化钛(TiN)、铜(Cu)、钽(Ta)、氮化钽(TaN)、和氮化钨(WN)等的金属膜或这些金属膜的叠层构造。此外，形成连接孔33的金属膜33’，一般地说可以使用例如W等的金属膜。此外，连接孔33也可以与布线34同时形成，不会因该形成方法的不同减弱本发明的效果。
此外，图18示出了沿图19的18-18线的剖面。如图19所示，局部互连31的一方的栅极电极连接部分31a和器件区域连接部分31d用布线34a进行连接，另一方的栅极电极连接部分31b器件区域连接部分31c用布线34b进行连接。这样，就可以用布线34a、34b形成SRAM存储单元阵列的交叉连接部分。
以后，按照通常的布线层形成工序形成存储单元，其方法由于是众所周知的工艺，故在这里不进行特别说明。
另外，实施例1并不限于上述构造。例如，如图20所示，为了抑制短沟道效应，也可以在栅极电极22a的侧面形成由SiN构成的侧壁。此外为了防止归因于热载流子的特性劣化，也可以在栅极电极22a下端部的器件区域25b内，形成低浓度扩散区域36，与该低浓度扩散区域36连续起来形成杂质浓度比低浓度扩散区域36高的高浓度扩散区域37。再有，为了提高MOSFET的性能，也可以在栅极电极22a、低浓度扩散区域36和高浓度扩散区域37上形成硅化物膜38。
此外，在实施例1中，没有示出通常为形成MOSFET而进行的阱或沟道的离子注入工序和源漏区域的形成工序等。但是，例如，阱或沟道的离子注入，既可以在形成栅极电极22a之前进行，也可以在形成栅极电极22a之后进行。本发明的效果，不会因进行这样的离子注入工序而受到损害。
倘采用本发明的实施例1，在用来形成栅极电极22a的光刻胶27的形成工序中，可以连续地形成反相器部分15和传输部分16的光刻胶27。因此，可以大幅度地降低光刻胶27的图形化的难易度。
此外，由于可以连续地形成光刻胶27，故没有必要考虑光刻胶27的边缘。为此，可以抑制光刻的缩短现象带来的影响。因此，可以缩小存储单元尺寸。
此外，栅极电极22a仅仅在器件区域25b上形成，不在器件隔离区域25a上形成。因此，可以避免因栅极电极22a碰到器件隔离区域25a的沟槽拐角部分上而产生的栅极耐压的劣化和MOS特性中出现弯折等的问题。
此外，由于器件隔离区域25a是沟槽构造，故可以实现器件的高集成化。
此外，形成栅极电极22a的多晶硅膜22，是与形成局部互连31的金属膜31’不同种类的材料。因此，不必担心会使MOSFET的特性劣化。
此外，如图16所示，局部互连31的器件区域连接部分31c、31d的膜厚，是比栅极电极22a的膜厚还厚的膜厚。因此，可以实现栅极电极的低电阻化。
如上所述，倘采用实施例1，则可以实现微细且大容量的存储单元。实施例2的特征，与实施例一样，如图1和图2所示，反相器部分15和传输部分16的各个栅极电极11仅仅在器件区域12上形成，该栅极电极11使用局部互连13进行连接。此外，实施例2的半导体装置的制造方法，使用ダマシン工艺。
以下，在实施例2的半导体装置的制造方法中，省略那些与实施例1同样的制造工序的说明，仅说明不同的工序。
首先，如图5到图11所示，与实施例1一样，形成光刻胶27。然后，以光刻胶27为掩模除去多晶硅膜22，如图21所示形成虚设栅极41。
其次，如图22所示，借助于离子注入，在半导体衬底20内形成高浓度扩散区域42。其次，借助于离子注入，在半导体衬底20内形成高浓度扩散区域44。然后，在整个面上形成绝缘膜45。
其次，例如用CMP使绝缘膜45平坦化，使虚设栅极41的表面露出来。其次，除去虚设栅极41。如图23所示，形成开口部分46。然后，为设定阈值电压，从该开口部分46进行沟道的离子注入。
其次除去借助于开口部分46的形成而露出来的栅极绝缘膜47，如图24所示，形成新的栅极绝缘膜47。在这里，栅极绝缘膜47既可以采用象以往那样在氧气气氛在6或者在含有氧气和氮气气氛中进行热处理的办法形成，也可以用CVD(化学气相淀积)法等形成，也可以形成其它的组成的膜。此外，作为栅极绝缘膜47，理想的是例如钽氧化物(Ta2O3)、钛氧化物(TiO)和铪氧化物(HfO)等之类的高介电膜。
其次，用例如CVD法，在整个面上形成栅极电极材料48。在这里，在栅极电极材料48为多晶硅或非晶硅的情况下，就接着进行用来向栅极电极材料48中导入杂质的离子注入。此外，栅极电极材料48，不限于硅，也可以是W、Ti等的金属单层膜或2种以上的金属膜的组合。即，栅极电极材料48只要是具有可以得到所希望的阈值的功函数的材料就行。
其次，借助于刻蚀使栅极电极材料48平坦化。如图25所示，形成栅极电极48a。
其次，如图26所示，用与实施例1中的图14到图19所示的工序同样的工序，形成局部互连49和布线50。
另外，实施例2并不限于上述构造。例如，与实施例1一样，如图20所示，为了提高MOSFET的性能，也可以形成硅化物膜38。
倘采用上述实施例2，不仅可以得到与上述实施例1同样的效果，还具有以下所示的效果。
例如，决定MOSFET的阈值电压的沟道离子注入，在在形成栅极绝缘膜之前或在栅极电极图形化之后进行的情况下，将产生以下那样的问题。
即，在在形成栅极绝缘膜之前进行离子注入的情况下，可以在器件隔离区域形成之前进行沟道离子注入。为此，将产生杂质因器件隔离区域形成时的热工序而扩散，难于得到所希望的阈值的问题。此外，在在栅极电极形成之后，越过栅极电极进行沟道离子注入的情况下，由于沟道杂质越过栅极绝缘膜进行注入，故注入能量高。此外，在注入质量大的杂质的情况下，栅极绝缘膜可靠性将降低。
但是，倘采用实施例2，则可以在进行了离子注入之后，形成栅极绝缘膜47和栅极电极48a。因此，可以得到所希望的阈值，可以提高栅极绝缘膜的可靠性。
再有，由于在进行了离子注入之类的高热处理之后才形成栅极绝缘膜47，故栅极绝缘膜47即便是高介电膜之类的不耐高温的膜也可以使用。为此，即便是对于器件有微细化的要求，也可以提供高性能的MOSFET，而不会使栅极绝缘膜的特性劣化。实施例3的半导体装置的制造方法与实施例1是一样的，仅仅局部互连的布局不同。因此，省略那些与实施例1同样的制造工序的说明，仅仅对不同的工序和局部互连的布局进行说明。
首先，如图5到图16所示，与实施例1一样，形成栅极电极22a和局部互连31。在这里，实施例3的局部互连的平面图，变成为图27所示的那样的布局。
如图27所示，仅仅在器件区域25b上形成栅极电极22a，形成用来连接该栅极电极22的局部互连31。
反相器部分15中的局部互连31，由使栅极电极22a彼此间连接的栅极电极连接部分51a、51b和使器件区域彼此间连接的器件区域连接部分51c、51d、51e构成。此外，传输部分16中的局部互连31由将成为字线的字线部分51f构成。在这里，一方的器件区域连接部分51c变成为与栅极电极连接部分51a连接的形状，另一方的器件区域连接部分51d、51e则变成为分离开来的形状。
因此，如图28所示，分离开来的形状的一方的器件区域连接部分51d，借助于金属布线52a与另一方的器件区域连接部分51e连接，而且，器件区域连接部分51d借助于金属布线52b与栅极电极连接部分51b连接。
另外，上述局部互连31的图形并不限于图27所示的图形。例如，如图29所示，反相器部分15中的局部互连31，由使栅极电极22a彼此间连接的栅极电极连接部分53a、53b和使器件区域彼此间连接的器件区域连接部分53c、53d、53e及53f构成。此外，传输部分16中的局部互连31由将成为字线的字线部分53g构成。在这里，器件区域连接部分53c变成为与栅极电极连接部分53d分离，与栅极电极连接部分53a进行连接。此外，器件区域连接部分53f与器件区域连接部分53e分离，与栅极电极连接部分53b进行连接。
因此，如图30所示，借助于金属布线54a，器件区域连接部分53c与器件区域连接部分53d连接。此外，借助于金属布线54,器件区域连接部分53f与器件区域连接部分53e连接。
另外，局部互连的字线部分51f、53g，例如，也可以是分离开来的形状，而没有必要是连续的形状。在这种情况下，分离开来的字线部分可以用布线进行连接。
此外，实施例3的半导体装置的制造方法，不限于实施例1的方法，例如也可以使用实施例2的方法。
倘采用实施例3，则可以得到与上述实施例1和实施例2同样的效果。此外，倘采用图27所示的局部互连31的布局，则在器件隔离区域25a上与字线部分51f平行地配置的局部互连，仅仅是连接栅极电极连接部分51a和器件区域连接部分51c的局部互连。因此，在在字线部分51f的垂直方向上形成位线的情况下，由于可以缩小位线方向的器件隔离区域25a的距离，故可以缩短位线。结果，由于可以抑制布线电阻，故高速处理成为可能。
权利要求
1．一种半导体装置，其特征是包括半导体衬底内的器件区域；隔离上述器件区域的器件隔离区域；仅仅在上述器件区域上形成的多个栅极电极；使上述栅极电极彼此间进行连接的第1局部布线；以及使上述器件区域彼此间进行连接的第2局部布线。
2．一种半导体装置，其特征是包括半导体衬底内的器件区域；隔离上述器件区域的器件隔离区域；仅仅在上述器件区域上形成的多个栅极电极；使上述栅极电极彼此连接的第1局部布线；不使上述栅极电极彼此间和上述器件区域彼此间连接地、在各个上述器件区域上形成的多条第2局部布线；以及使上述第2局部布线彼此间进行连接的布线。
3．一种半导体装置，其特征是包括半导体衬底内的器件区域；隔离上述器件区域的器件隔离区域；以及仅仅在上述器件区域上形成的多个栅极电极。
4．权利要求1所述的半导体装置，其特征是还具有不使上述栅极电极彼此间和上述器件区域彼此间连接地、在各个上述器件区域上形成的多条第3局部布线；以及使上述第3局部布线彼此间进行连接的布线。
5．权利要求1所述的半导体装置，其特征是还具有在上述栅极电极的侧面上形成的侧壁。
6．权利要求1所述的半导体装置，其特征是还具有在上述栅极电极下端部的上述器件区域的表面上形成的低浓度扩散区域，以及与上述低浓度扩散区域连续起来形成的杂质浓度比上述低扩散浓度区域还高的高扩散浓度区域。
7．权利要求1所述的半导体装置，其特征是还具有在上述栅极电极上和上述器件区域上形成的硅氧化物膜。
8．权利要求1所述的半导体装置，其特征是上述器件隔离区域是沟槽构造。
9．权利要求1所述的半导体装置，其特征是上述栅极电极是与形成上述第1、第2局部布线的材料不同的种类的材料。
10．权利要求1所述的半导体装置，其特征是上述第2局部布线的膜厚是比上述栅极电极的膜厚还厚的膜厚。
11．一种半导体装置的制造方法，其特征是包括在半导体衬底上形成栅极绝缘膜的工序；在上述栅极绝缘膜上形成栅极电极材料的工序；在上述半导体衬底内形成隔离器件区域的器件隔离区域的工序；在上述栅极电极材料上形成图形化的光刻胶的工序；以上述光刻胶为掩模除去上述栅极电极材料，仅仅在上述栅极绝缘膜上的上述器件区域上形成多个栅极电极的工序；除去上述光刻胶的工序；在整个面上形成层间膜的工序；以及在上述层间膜内形成分别连接上述栅极电极彼此间和上述器件区域彼此间的局部布线的工序。
12．一种半导体装置的制造方法，其特征是包括在半导体衬底上形成栅极绝缘膜的工序；在上述栅极绝缘膜上形成虚设栅极电极材料的工序；在上述半导体衬底内形成隔离器件区域的器件隔离区域的工序；在上述虚设栅极电极材料上形成图形化的光刻胶的工序；以上述光刻胶为掩模，除去上述虚设栅极材料，仅仅在上述栅极绝缘膜上的器件区域上形成多个虚设栅极的工序；除去上述光刻胶的工序；在整个面上形成第1层间膜的工序；使上述第1层间膜平坦化，使上述虚设栅极的表面露出来的工序；除去上述虚设栅极，形成开口部分的工序；从上述开口部分进行离子注入的工序；在整个面上形成栅极电极材料，填埋上述开口部分的工序；采用除去上述栅极电极材料，使上述第1层间膜的表面露出来的办法，在上述开口部分上形成栅极电极的工序；在整个面上形成第2层间膜的工序；以及在上述第2层间膜内形成分别连接上述栅极电极彼此间和上述器件区域彼此间的局部布线的工序。
13．权利要求11所述的半导体装置的制造方法，其特征是还具有在上述栅极电极的侧面上形成侧壁的工序。
14．权利要求12所述的半导体装置的制造方法，其特征是还具有在上述栅极电极的侧面上形成侧壁的工序。
15．权利要求11所述的半导体装置的制造方法，其特征是还具有在上述栅极电极下端部的上述器件区域的表面上形成低浓度扩散区域的工序；以及与上述低浓度扩散区域连续起来，形成杂质浓度比上述低扩散浓度区域还高的高扩散浓度区域的工序。
16．权利要求12所述的半导体装置的制造方法，其特征是还具有在上述栅极电极下端部的上述器件区域的表面上形成的低浓度扩散区域的工序；以及与上述低浓度扩散区域连续起来，形成杂质浓度比上述低扩散浓度区域还高的高扩散浓度区域的工序。
17．权利要求11所述的半导体装置的制造方法，其特征是还具有在上述栅极电极上和上述器件区域上形成硅氧化物膜的工序。
18．权利要求12所述的半导体装置的制造方法，其特征是还具有在上述栅极电极上和上述器件区域上形成硅氧化物膜的工序。
19．权利要求12所述的半导体装置的制造方法，其特征是还具有在上述离子注入后，除去上述开口部分的底部的栅极绝缘膜，使上述半导体衬底的表面露出来的工序；以及在上述露出来的半导体衬底上再次形成绝缘膜的工序。
全文摘要
反相器部分和传输部分的各个栅极电极,形成为仅仅在器件区域上存在,该栅极电极用局部互连进行连接。由此,可以实现微细且大容量的存储单元,而无须考虑栅极边缘或缩短现象。
文档编号H01L23/535GK1286499SQ0012619
公开日2001年3月7日 申请日期2000年8月31日 优先权日1999年8月31日
发明者石丸一成 申请人:株式会社东芝