专利名称：掩模可配置的智能功率电路－应用和g s－nmos器件的制作方法
技术领域：
本发明涉及一种应用基于在适合于实现功率控制块所需的一般功能的矩阵结构中的专用的NMOS型单元的阵列在智能功率设计中的重要改进。这种技术能够实现较低成本的半定制设计和一种新颖的IC构造策略，这种新颖的IC构造策略旨在实现数字集成电路而应用标准的CMOS技术且不需任何附加的处理步骤来容易地在工业上实现智能功率。相同的技术还可以应用到复杂的智能功率技术中以快速地进行原型开发。
智能功率的发展促进了新技术的进步，这种智能功率的性能取决于功率器件的可用性和正确的特性以及所要求的数字和模拟库。这就要求拥有复杂且昂贵的工艺过程。这些复杂的工艺过程生产各种类型的半导体器件，比如N-MOS、P-MOS、HV-NMOS(高压NMOS)、HV-PMOS(高压PMOS)场效应晶体管；NPN、PNP、HV-PNP、HV-NPN双极面结型晶体管-BJT、齐纳和整流二极管、IGBT以及MOS可控硅元件等类似的元件。
世界范围内都在作出巨大的努力以寻找一种能够与CMOS技术相适应的方案。
然而，在应用专用型单元以实现在应用标准的CMOS完全兼容的器件的智能功率IC中的功率控制块所要求的功能的方面，在这些方法中还没有一种方法取得了成功。
本申请人选择不同的方法来评价应用低成本亚微米的标准CMOS技术的生命力，这种CMOS技术应用一种多晶硅层、N阱和双金属化层，其目的是实现高速高集成密度且低电压(5V)的定制的数字电路，以获得一种很低成本的智能功率IC，应用基于侧向NMOS的最佳开关单元和高压侧和低压侧开关结构的改进结构。
下面所列的清单包括申请人所知的所有的参考文献，它们中的一些涉及本申请的主题，也可以认为是本发明的发明背景。
参考文献美国专利文献Richard Williams等的5,386,136(1995年1月)“Lightly-Doped Drain MOSFET with Improved BreakdownCharacteristics”其它公开文献H.Ballan和M.Declercq的“High Voltage Devices and Circuits inStandard CMOS Technologies”，由Kluwer Academic出版，Dordrecht,The Netherlands,1999。
B.J.BaIiga的“An Overview of Smart Power Technology”,IEEE会报的电子器件，Vol.38,n.7,pp.1568-1575,1991年7月。
W.Priby的“Integrated Smart Power Circuits Technology,Designand Application”，在第22届欧洲固态电路会议论文集中，ESSCIRC′96,Neuchatel,Switzerland,17-19,1996年9月。
A.B.Murati,F.Bertotti和G.A.Vignola(Eds.)的“Smart PowerICs-Technologies and Applications”,Springer,Berlin,1996。
“Smart Power Markets and Applications”，电子发展方向出版物，1996。
A.G.M.Dolny,O.H.Schade,B.Goldsmith，和L.A.Goodman的“Enhanced CMOS for analog-digital power IC applications,”IEEE会报的电子器件，vol.ED-33,pp.1985-1991,1986。
B.Z.Parpia,C.A.T.Salama和R.A.Hadawa的“Modelling andcharacterization of CMOS-compatible high-voltage devicestructures”,IEEE会报的电子器件，vol.ED-34,pp.2335-2343,1987。
C.T.Efland,T.Kealler,S.Keller和J.Rodriguez的“Optimisedcomplementary 40V power LDMOS-FETs using existing fabricationsteps in submicron CMOS technology”,in IEDM的技术摘要，pp.399-402,1994。
S.Finco,F.H.Behrens,M.I.Castro Simas的“A Smart Power ICfor DC-DC Power Regulation”，在IEEE工业应用协会第27次年会论文集中，LAS′92,PP.1204-1211,Houston,Teas,U.S.A1992年10月。
M.I.Castro Simas,J.Costa Freire,S.Finco,F.H.Behrens的“Modeling and Characterization of LDD and LDSD NMOSTransistors”，在IEEE工业应用协会第28次年会论文集中，LAS′93,pp.1183-1189,Toronto,Ontario,Canada,1993年10月。
为评价智能功率快速原型设计的生命力，选择一种低成本亚微米的标准CMOS技术，该CMOS技术应用一种多晶硅层、N阱和双金属化层，其目的是实现高速高集成密度的低电压(5V)的定制的数字电路，以获得很低成本的智能功率IC，应用基于侧向NMOS的最佳的开关单元和高压侧和低压侧开关结构的改进结构(即，GSLDD/GSLDSD-NMOS)。还可以应用相同的适当连接的功率器件即GSLDSD、LDSD或其它的浮动型晶体管连同集成或没有集成在相同的单片电路上的无源元件以形成阵列，这些阵列可以连接在矩阵结构中，根据所需的功能通过常规的金属掩模容易对这些矩阵结构进行编程。
此外，通过设计开发适当的电路以执行驱动并保护这些器件所需的功能和依据特定的功率调整或放大布局感测并控制，已经表明可以构造新的块，所有这些块都集成在一专用NMOS型单元上，这种单元型主要是一种浮动型晶体管，这种浮动晶体管可以是GSLDSD或LDSD或另一种高通晶体管比如LDMOS。应用CMOS标准技术来证明这种方法的生命力。应用基于可编程的NMOS结构的矩阵实现其目的在于有效的驱动的功率器件和驱动电路块比如NMOS电平移动器和电压基准、NMOS整流器、基于NMOS的电荷泵、基于NMOS的自举电路以及NMOS电流发生器，并且仅应用顶部的金属掩模以实现所需的连接。
连接在矩阵结构的特定结构中并属于已有的成熟的CMOS技术的最优的NMOS器件能够以较低的成本实现可靠的解决方案。此外，还可以使用已有的电子设计自动化(EDA)工具，并利用自动布局和确定路径、系统和电路模拟器、标准单元库等使得可以以较高概率的无差错地执行的较短的设计周期。
因此，这种方法表明非常适合于智能功率半定制设计，由此应用标准的CMOS技术来进行智能功率的快速原型设计而不需要任何附加的处理步骤。此外，当需要定制IC时，本原理还可以应用到专用的技术中以获得较低的批量生产成本和较短的生产周期的非定制的方案。
本发明涉及一种用于智能功率半定制设计的新颖策略，由此应用独特的单元型作为在矩阵结构中的基本阵列来进行快速原型开发，通常依据所需的功能设计矩阵结构以便容易仅应用顶部的金属掩模来进行编程，由此实现所有的所需的布局以实现如下的功能连通、驱动、保护、放大、感测以及控制，并能够处理高压信号以及具有微处理器、故障检测和过程监测的接口。
因此，实现了基于NMOS结构的电路，设计该电路的布局以便这些电路能够通过应用在基本单元阵列之中和之间所建立的适合的互连来实现，通过顶部金属层可以配置这些基本单元阵列，这些电路具有进行智能功率快速原型开发的独特的性能不仅应用CMOS技术而且可以采用功率集成专门技术。
智能功率快速原型开发可以直接应用在较低和中等的功率应用场合，即用于汽车、机器人、便携式电信以及医疗设备工业，这些应用领域都是要求较高级别的可靠性和紧密性的领域。
本发明涉及一种通过简单应用NMOS结构在单片智能功率系统中实现开关、驱动、控制、放大、感测以及保护功能的电路设计和实施基于NMOS结构提供可编程矩阵结构的单元库，以通过常规的金属层互相连接来实现功率转换和功率放大所需的功能；提供电路布局，这种电路布局实现所需的功能并处理高电压，以控制、驱动、感测和保护专门采用NMOS结构的器件；
使LDSD和LDD NMOS晶体管最优化，通过利用最优化的NMOS器件(GSLDD和GSLDSD)应用标准的CMOS技术将击穿电压增加到50V，因此能够将电压范围延伸到常规技术所能够识别的极限之上；实质性地降低小批量的生产成本；缩短整个生产周期但不降低可靠性；以及实现功能块的再利用。
在此所提出的本发明包含基本单元的阵列和矩阵这些阵列和矩阵应用执行通常所要求的功率控制、放大、转换以及开关的功能的NMOS结构；以及在切断状态耐压性能最优的NMOS器件(即，GSLDD/GSDSD NMOS晶体管)。
本发明的优点如下·通过简单地利用应用在漏极端子和源极端子的结构中的轻微掺杂扩散的NMOS结构，使得能够应用比通常用于产生高电压的功率器件和实施功率控制功能更简单的标准技术；·允许应用半导体结构的单个的基本电模型来模拟器件和电路；·使智能功率集成能够与标准的CMOS技术相兼容而不需任何的附加处理步骤；·使得能够根据技术的发展趋势批量产生不需任何的附加处理步骤就能够与常规的CMOS技术兼容的微型系统；·通过简单地在已有的库中增加功率控制电路库使得在市场上已有的许多标准的CMOS工艺能够实现智能功率电路的潜力；·它允许生产半定制的智能功率集成电路，通过顶部金属层应用制造半定制的数字电路中所使用的常规的CMOS技术处理容易配置该半定制的智能功率集成电路；·通过简单地创建功率控制电路库它使许多专用的智能功率技术具有能够制造半定制的功率电路的潜力，这借助于顶部金属层可以容易地配置该半定制的智能功率集成电路；·它使能够快速地开发应用任何在其中应用浮动NMOS器件的CMOS技术的智能功率集成电路的原型；
·对于与标准的CMOS技术相兼容的高电压晶体管它能够获得最优的几何结构，它可以用于比这些技术通常所建立的电压范围更宽的电压范围。
下文的描述参考作为本发明的一部分的附图，该附图使本发明更易于理解但并不作任何限制。因此附
图1至4所示为实现功率器件布局的普通开关单元。
附图5所示为开关结构的一般矩阵结构，示出了该结构阵列的空间布局、控制信号互连沟道的设置、功率互连沟道以及焊盘(pad)的位置。
附图6所示为矩阵的细节尤其是阵列的连接触点的细节，所示为在靠近焊盘的结构上的金属2轨迹。
附图7a)所示为控制信号互连沟道，示出了通路网络(金属1/金属2连接)、金属1轨迹以及多晶硅电阻器；b)从AA′的剖面图。
附图8所示为由并排放置的LDSD晶体管组成的基本NMOS结构。
附图9所示为基于GSLDD/GSLDSD NMOS晶体管提出的最佳的基本单元的剖面图；附图10所示为(a)整流二极管以及相关的特性曲线I(V)；(b)齐纳二极管以及相应的特性曲线I(V)；(c)整流二极管和齐纳二极管串联以及相应的特性曲线I(V)。
附图11所示为模拟齐纳二极管和整流二极管的电路的集成控制电路。
附图12所示为基于LDSD和NMOS晶体管重新构造的NMOS结构，该NMOS结构模拟附图10b)的浮动型齐纳电路的特性。
附图13所示为基于LDMOS晶体管重新构造的NMOS结构，该NMOS结构模拟附图10b)的浮动型齐纳电路的特性。
附图14所示为基于LDSD NMOS晶体管重新构造的NMOS结构，该NMOS结构模拟附图10c)的整流二极管-齐纳二极管串联特性。
附图15所示为基于LDMOS晶体管重新构造的NMOS结构，该NMOS结构模拟附图10c)的整流二极管-齐纳二极管串联特性。
附图16所示为基于LDSD NMOS晶体管重新构造的NMOS结构，该NMOS结构模拟附图10a)的整流二极管的特性。
附图17所示为基于LDMOS晶体管重新构造的NMOS结构，该NMOS结构模拟附图10a)的整流二极管的特性。
附图18所示为如在文献中所公开的传统的电平移动器电路，该电平移动器电路应用PMOS(或PNP双极型)、高电压以及高压侧晶体管。
附图19所示为仅应用LDSD NMOS晶体管的电平移动器电路。这种布局无需在高压侧的位置上使用高压PMOS(或PNP双极性晶体管)。
附图20所示为仅应用LDMOS晶体管的电平移动器电路。同附图19的布局相比增加了二极管DR。
附图21所示为作为连续的电压电平移动器工作的电平移动器电路。在这种结构中电路作为HV派生的辅助连续电压运行。
附图22所示为a)用作电压两倍器的常规的电容性电荷泵；b)在电容器CTq上的电压波形。
附图23所示为用作电压三倍器的常规的电容性电荷泵。
附图24所示为应用NMOS结构实现的并用作电压两倍器的电荷泵。
附图25所示为应用NMOS结构实现的并用作电压三倍器的常规的电容性电荷泵。
附图26所示为应用NMOS结构实施的电容性电荷泵，该电荷泵在输出中应用整流桥路用作从附图23的布局中派生的浮动电压源。
附图27所示为应用NMOS实施的基本电路，从该基本电路中可以获得一种新颖的电荷泵布局。
附图28所示为a)常规的自举电路；b)在MH接通和切断的暂态过程中控制、输出以及栅极电压的时间图。
附图29所示为应用NMOS结构实施的一种自举电路。
附图30所示为a)用于在高压侧的布局的功率器件中的基于NMOS的自举电路；以及b)在接通和切断的暂态过程中的相应的波形。
附图31所示为用于给在高压侧的布局中的功率器件输送电流的标准浮动电流源。
附图32所示为采用NMOS结构实施的浮动电流源。
下文详细地描述在本发明的范围内所应用的矩阵。该矩阵的基本单元基于最优的NMOS晶体管。此外还给出基于多晶硅栅极掩模的移动的器件优化技术的详细描述，这种类型的最优的晶体管的缩写为GSLDD和GSLDSD NMOS，这些构成了本发明的一部分。
在此还描述了专门采用NMOS结构所提出的一些电路的详细布局，作为本发明的一部分应用这些电路来替代驱动在智能功率IC功率控制块中前面所述的功率器件所需的常规电路限幅器、钳位器、电平移动电路、高电压浮动驱动器电荷泵和自举电路。
1.-开关转换单元开关转换单元基于在矩阵中的NMOS结构，通过顶部金属层可以配置该矩阵。可能的关联是通用的并允许实现大多数常用的转换载荷布局高压侧-附图1；低压侧-附图1；传输元件-附图1；推挽-附图2；半桥-附图2；全桥-附图3；n-相-附图4以及派生的布局。
矩阵由提供适合于特定目的的互连特性的NMOS结构阵列组成。
虽然矩阵和阵列通常应用任何相关的NMOS功率晶体管作为基本单元，但是在本说明书中它们都是基于应用常规的CMOS技术可以实施的NMOS晶体管提供的。
1.A.1 NMOS结构矩阵矩阵(附图5)由控制信号互连沟道(交叉的2I；横向的2L)和焊盘(顶部3T；底部3B；侧面3L；角落3C)间隔开的NMOS结构阵列组成。层叠的NMOS结构的数量以及阵列的列的数量取决于所设计的矩阵的总功率的大小。
通过顶部金属轨迹(金属2)(4)(附图6)将在CMOS结构阵列(1)(附图5)上每结构的阵列总共6个的漏极和源极互连以使互连更灵活。通过位于矩阵的顶部和底部的第一金属化的一组两个或三个连接轨迹(顶部6T；底部6B)将在不同的阵列结构之间的漏极和源极相连接或将漏极和源极连接到在角落附近侧面触点(5和3L)。轨迹的数量取决于矩阵的大小。
计算NMOS结构(1)的宽度，控制信号互连沟道的总的宽度对应于设置4个焊盘所需的宽度(附图6)。这些焊盘中的两个焊盘专用于功率连接(7A)，而另两个用于控制和/或功率信号(7B)。因此，触点的数量取决于阵列的数量，每阵列8个触点，4个在顶部，4个在底部。在矩阵侧面(附图5-3L)的触点数量与在底部(3B)和顶部(3T)的触点数量相同。控制信号互连沟道(2I和2L)(附图5)的数量等于NMOS结构阵列(1)的数量加1，因此矩阵的两侧具有控制信号互连沟道(附图5)，由此使控制信号互连沟道连接到位于矩阵两侧中的焊盘(3L)上。
A2互连的可能性彼此互连和连接到焊盘的结构是基于最小的布线栅格，取决于该技术的最小尺寸和每个矩阵的特殊限制。在第一金属化(金属1)和第二金属化(金属2)中的所有的互连轨迹的宽度是它的多倍。
控制信号互连沟道(附图7)包括提供水平连接的金属1轨迹(12)和在预先形成的沟道(17)上提供垂直连接的金属2轨迹(8)(附图7a)。应用已有的通路组(22)形成金属2/金属1的过渡。通过厚度或场氧化物将通路连接在第一和第二金属化敷金属之间。
通过在结构(16E)的连接组和互连沟道(16C)的连接组之间插入金属2矩形和金属2轨迹(8)(附图7b))形成预处理矩阵结构的互连，以形成垂直连接以通向顶部(6T)和底部(6B)布线沟道(附图5)；或焊盘(3T,3L或3B)；或为实现较低的电流电平通过开关单元的局部互连建立一定的电路布局。
为在垂直沟道中与金属2建立连接，需要将较小的通路从最接近的通路组(22)中水平地加入在这种金属化敷金属中。
在结构(16E)和互连沟道(16C)(附图7b))中的连接组由通过各种通路组(22)连接到金属2的金属1矩形(12)组成，使得能够将金属轨迹(12)从NMOS结构的栅极(16P)、漏极(16D)、源极(16F)以及保护环(11)连接到互连沟道的水平金属轨迹(12)(附图7a)和b))。
断开互连沟道的金属轨迹(12)(12I)(附图7a))以便能够独立地通向在沟道附近的两个结构。互连沟道提供在不同的阵列中的基本单元的水平互连和在相同的阵列中的基本单元的垂直互连。
在所有的控制沟道中，每个基本单元都存在两个多晶硅电阻器23。这种多晶硅比用于构造晶体管栅极的多晶硅具有更大的电阻，通常为45欧姆/口(附图7a))。电阻器23应用一对金属2/金属1触点(23C)插入在不同的金属1轨迹(12)之间(附图7a))。
P+扩散(24)(附图5)所产生的接地面使它能够消除可能引入噪声的任何的闭环。同样地在控制互连沟道之下的P+扩散轨迹(24)(图7b))交替地连接到在矩阵的顶部(6T)和底部(6B)的布线沟道之下的P+轨迹。
1.A.3基本的NMOS结构基本的NMOS结构由并排放置的两个LDSD(轻微掺杂的源极和漏极)晶体管组成(附图8)，以便能够独立地使用，并且共享包围整个结构的仅有的P+扩散保护环(11)(附图8)。
通过沿着整个结构设置的水平金属1轨迹形成该结构的内部连接。通过该技术的布线规则所允许的最大数量的连接金属1/扩散将这些轨迹连接到该结构的源极(10)和漏极(13)(附图8)，该连接金属1/扩散连接到相应的N+扩散。这种技术试图减小触点电阻并在沿着晶体管的端子上实现电流均匀分布。为以直角将金属2轨迹(4)连接到金属1轨迹，要求以该方法所允许的方式连接的5至7组适当数量的通路(15)(附图8)，以适应该结构所处理的最大电流。通过位于在该结构的两侧的金属1轨迹的端部的通路组(16E)形成相邻的阵列和/或矩阵的外部阵列的水平连接(附图7b))。栅极连接具有至少两个通路(16P)(附图7a)，因此具有冗余的通路，这些冗余的通路使得更可靠并且电阻更小。漏极(16D)和源极(16F)连接(附图7a)具有四个或更多的通路组，这些通路组都具有足够的电流容量以便馈送单个NMOS结构所处理的最大的电流。
在该结构的两侧将晶体管的栅极(18)(附图7a)和附图8)连接到互连沟道以有利于通向焊盘，由此满足技术上的限制，这种技术限制通常不允许将金属/多晶硅触点放在晶体管的有效区上。在沿着该结构的栅极的多晶硅轨迹上存在冗余的金属1连接。
在准闭环结构(附图8)中，在将输入/输出保护结构连接到I/O焊盘的情况下，外部晶体管(10)的源极以及P+扩散保护环(11)包围着整个结构，它使其对偶然的静电放电更不敏感。所说的保护环由在阵列(11)中的相邻的结构共享(附图8)。
在NMOS结构之间可以有附加的金属1轨迹，以提供变型的控制信号互连的布线。
所应用的NMOS的结构的特征在于它包括侧向晶体管，在这些晶体管的漏极区和源极区的电流流动的通路中插入轻微的掺杂区(通过在CMOS工艺过程中可得的低浓度的杂质的阱扩散)，以便降低在栅极氧化物之下的表面的电场的峰值。因此，用作低阻抗传输晶体管的基本LDSD器件对都具有浮动的漏极和源极，因此在相对于基片的两端能够耐足够的高压。
通过相对于轻微掺杂的阱掩模移动栅极掩模来使所使用的LDSDNMOS晶体管的击穿电压最优，这进一步降低了在表面的电场的峰值。因此，从基本LDSD晶体管中获得、派生一种器件，称为为GSLDSD，由栅极移动的LDSD缩写而成，这种器件可以用作低阻抗传输晶体管，因此这种传输晶体管相对基片具有能够抗更高电压的浮动漏极和源极。在下文中更详细地描述这种结构。
1.B.-GSLDD/GSLDSD NMOS晶体管栅极移动的LDD或LDSD(GSLDD或GSLDSD)NMOS的特定的特征在于栅电极与N-阱(31)的横向扩散的通路对齐，如在CMOS技术中所使用的和附图9中所示的那样。
附图9所示为由GS-NMOS晶体管组成的基本NMOS结构的横截面，通过在P-型基片中进行N-阱扩散获得这种NMOS结构而不需改变常规的CMOS技术的任何制造工艺。源极/漏极(27)由具有较高杂质浓度和较低的杂质浓度的N+扩散(28)组成，这种较高的杂质浓度通常用在本技术领域中公知的标准的NMOS晶体管的漏极和源极中并在本技术领域中公知的N-阱(26)中扩散，而这种较低的杂质浓度通常用作在本技术领域中公知的PMOS晶体管的基片中，其特征在于杂质的浓度的数量级相同，但是比基片的浓度稍稍高一点。在这种器件的N+扩散(28)和沟道之间，载流子穿过在通过公知的LOCOS(硅的局部氧化)处理形成的场氧化物(29)下面的漂移区到达N-阱扩散(26)的冶金结的末端。
栅极(32)的几何结构具有要求保护的独创性并允许所提出的器件在一定的电压电平上通过雪崩式倍增击穿，该电压电平比应用相同的技术所获得的在常规的NMOS晶体管和传统的LDSD晶体管中的电压电平高得多。多晶硅栅(32)放置在薄栅氧化物(30)上，其厚度为几百埃。通过在N-阱(26)的横向扩散区(31)之上的源极/漏极侧(27)中定位多晶硅栅(32)的边缘(在常规的LDSD晶体管中它正好与N-阱掩模对准)，对于使器件击穿的硅的严格电场来说可以达到比在常规的NMOS和传统的LDSD晶体管所获得的电压值更高的电压值。因此，器件的掩模设计、多晶硅以及N-阱掩模都从来不在一线上并且通过作者所提出的称为“栅极移动”来间隔开-给这类的半导体器件这样的术语栅极移动NMOS-GS-NMOS。由于所讨论的结构是从传统的LDSD晶体管中派生来的结构，因此在下文中称具有与上文中所描述的相同栅极几何结构的半导体器件称为栅极移动LDSD NMOS-GSLDSD NMOS。
在前述的掩模之间的距离越大，晶体管的击穿电压越高。如果所讨论的距离没有那么大则对齐的栅极边沿不再与横向扩散区(31)重叠，这显然能够防止沟道的形成。根据所应用的技术，栅极移动要求几百纳米(nm)的公差以使在这种技术所允许的击穿电压中的增加最大但不影响在该器件中的沟道的形成。
GSLDSD的漏极(35)的几何结构在各方面与源极/漏极(27)的几何结构相同，栅极移动理想的是在源极/漏极侧(27)和漏极侧(35)中。如果该器件对称，在断开的情况下，在漏极和源极侧具有相同的电压稳固性，这就使其具有高压侧晶体管的特性。应该指出的是在结构方面在相邻的N-阱(26)和(37)之间的最小的可容许的距离严格选择是基本的。选择在前述的扩散之间的距离必需避免器件的穿通现象，依据确定在N-阱掩模中的尺寸的矩形之间的距离调整前述扩散之间的距离。
在低压侧晶体管的NMOS结构中，GS-NMOS器件的源极简单地由N+扩散(39)组成，由于它从常规的LDD NMOS结构中派生出，因此在下文中称这种晶体管为GSLDD NMOS。此外，在这种情况下，通过在本领域中的第一金属层穿过连接到具有较高的杂质浓度的P+扩散(41)的引线(42)将该源极引线(40)电连接到基片(25)，该较高浓度的杂质通常用于本领域公知的PMOS晶体管的漏极和源极扩散。对于这种结构在断开状态下最大的容许电压与应用GSLDSD获得的电压相同。
由于在漏极和栅极边沿之间的载流子要求更长的漂移路径，因此应用栅极移动技术意味着与普通的LDSD器件相比GSLDSD器件在导通电阻方面有增加。
总之，由于在栅极端部之下的区域对应于甚至比阱的表面-阱的横向扩散的杂质浓度更低的杂质浓度区，所以GSLDD/GSLDSD器件的击穿电压比传统的LDD/LDSD器件的击穿电压更高。由于它位于甚至比在传统的器件的情况更轻微地掺杂的区域中，因此电场扩展，产生更高漏-源极电压值。
2-基于NMOS结构的电路功率控制所需的电路即驱动功率器件所需的电路通常执行整流、限幅、钳位、调整、电压电平移动、电荷抽吸以及自举的功能。
下文将描述基于NMOS结构并且本文中所要求保护的新颖的电路布局。NMOS结构基本应用在1.中所描述的LDSD NMOS晶体管，并且还给出了应用LDMOS晶体管构造的相同的电路的布局方案。
应该强调的是鉴于在LDSD NMOS晶体管中壳体(P型)与基片一致，在LDMOS晶体管中壳体(P型)连接到相应的源极并保持浮动，以及相对于P基片的漏极和源极端子。
当所应用的NMOS结构基于LDSD NMOS晶体管时，应用具有四个引线端的符号表示它，壳体必需强制性地连接到基片；如果它是基于LDMOS晶体管，第四端子(壳体的第四端子)必需强制性地连接到晶体管的源极。如果电路的功能独立于晶体管的类型，则以具有三个引线端子的符号表示该晶体管并省略了该晶体管的壳体的端子。
2.A-齐纳电路和整流器用于整流、限幅、钳位和调整的电路应用整流二极管或齐纳二极管(附图10)，这些二极管的功能可以通过NMOS结构以一定的布局形式模拟。
大量的NMOS结构要求控制块(附图11)以激励它们的NMOS晶体管。在许多电路的布局中，应用在NMOS结构中的寄生二极管来执行所需的功能。控制电路通常包含两个电路块模拟/数字控制块和控制电路的输出块，模拟/数字控制块参考电路的地端，并以较低的电压运行和应用常规的电路和控制技术，控制电路的输出块为一种G-增益放大器并可以包含低压或高压晶体管，输送适合运行该电路的电压和电流电平。附图11a)和b)示出了形成上述的控制块的图。
2.A.1-齐纳电路齐纳电路(附图12和13)执行与以PN结所实施的二极管(附图10b))等效的功能。以NMOS晶体管所实现的齐纳电路(在附图12中所示为LDSD型而在附图13中为LDMOS型)包括与参考接地端(56)的电子控制电路(45/54)相连的NMOS结构(52/60)的漏极(49)、栅极(50)以及源极(51)端子。应该指出的是用作LDSD结构的控制电路通常不同于用作LDMOS结构的控制电路。然而，运行原理类似，在下文中描述LDSD晶体管。
对控制电路(45)的特性可以进行编程，使其控制在栅极-G(50)和源极-S(51)之间的电压值，由此将在该结构(52)的漏极-D(49)和源极-S(51)之间电压值限制到所需的齐纳电压值。通过将模拟或数字基准信号Ref作为在控制块(46)的输入基准中的电压或电流来对该齐纳电路的这种值进行编程。
通过监测在漏极(49)和源极(51)之间存在的电压来运行该控制块，它作用于该结构的栅极(50)，因此控制NMOS晶体管(47)的导通电阻。当在漏极(49)和源极(51)之间的电压超过所编程的值时，该控制块增加晶体管(47)的导电性以将VDS保持在预定的值。对于低于在控制块中所编程的值的VDS值，在NMOS结构(52)中没有功率消耗，而在齐纳电路中的电流值最小，该最小的电流值与控制电路的偏压电流相同。
2.A.2-整流电路只要NMOS结构(52)和(60)的晶体管的尺寸正确，就可以通过附图14、15、16和17所示的限幅电路模拟相关的整流二极管和整流二极管-齐纳二极管的特性(附图10a)和10c))。
附图10c)的整流二极管-齐纳二极管的串联特性应用控制单元(45)再现，该控制单元(45)包含放大器(G)和监测控制电路(附图11)。基于如在附图14中所示的LDSD NMOS晶体管和基于在附图15中所示的NMOS结构的LDMOS晶体管，实现与NMOS结构(52)相关的电路，在这种情况下应用类似的控制单元(54)。
基于LDSD型NMOS晶体管的NMOS结构(52)必需是浮动并在本说明书的限制内运行。在构造成二极管的NMOS结构中的晶体管的漏极、栅极以及源极端子总是以相对于接地端GND(56)为正的电压来运行。在控制块(45)内的驱动电路G通过在源极(51)和栅极(50)之间施加适当的电压降低NMOS结构(52)的阻抗，通过在等效的阳极(A’)(49)和等效的阴极(K’)(51)之间的电压控制该阻抗。实际上，当A’电压(49)大于K’电压(51)时，通过模拟正向偏压二极管来运行该电路；当A’电压(49)低于K’电压(51)时，运行控制电路以使晶体管(47)断开，等效于反向偏压的二极管。对于希望产生二极管效应的许多应用中，省去以较低的电压运行的G-增益控制电路(45)，将在漏极(49)和栅极(50)或在漏极(49)和源极(51)之间短路，如在附图16和17所示。
2.B-电平移动器经常在智能功率中所使用的电平移动器比如在附图18中所提出的电路应用高压的PMOS或PNP和NMOS或NPN晶体管。交替地激励低阻抗通路。
如在附图19和20中所示，所要求保护的模拟电平移动器的布局仅应用NMOS结构以提供两低阻抗通路，并包含NMOS晶体管(78,79和80)、电阻器R1和R2、齐纳二极管DZ和整流二极管DR。元件R2或DZ或DR或其子元件在某些结构中可以省去，因此形成在特定的应用中的某些电路变型。
控制信号(71)作用于接口(70)的D1和D2电路以驱动NMOS结构(78)和(79)的高压晶体管。依据本申请在每种设计中指定在D1和D2中的最大电流和电压值和相对延迟值。在一些应用中，接口块(70)的D1和D2彼此平行放置并用作单接口电路(G1=G2)。
本段描述附图19所示的电路的运行。当控制信号(71)为逻辑电平“1”时，由于它的栅极(81)的电压实际上为接地电位(74)，所以晶体管(78)和(79)导通，而晶体管(80)处于切断状态。到接地端(74)的低阻抗OUT通路(73)通过晶体管(79)形成。当控制信号(71)处于逻辑电平“0”时，晶体管(78)和(79)具有高阻抗，而晶体管(80)的栅极(81)的参考最低的电压值HV×R2/(R1+R2)或VZ。因此晶体管(80)在该电路的HV端子(72)和输出端OUT(73)之间形成低阻抗通路。这就施加了低于HV×R2(R1+R2)-VT(80)或VZ-VT(80)的输出电压OUT(73)，其中VT(80)是在晶体管(80)的源极和栅极之间的门限导通电压。
本段描述从在附图19中所描述的电路中除去元件R2后的电路的功能。当在附图19中以DZ所表示的齐纳二极管或齐纳电路的阴极连接在晶体管(80)的栅极(81)和接地端GND(74)之间时，以与在上文中所描述的类似的方式运行该电路，并且OUT电压(73)的最终值限制在VZ-VT(80)，并且独立于电源电压(72)的HV值(因为HV值高于VZ)。
如果电阻器R2和DZ都从该电路中特别除去，则输出电压OUT(73)的最大的最终值将限制到HV-VT(80)。因此HV电源电压(72)确定在上文所描述的情况下的最终电压值。
应用LDSD NMOS(附图19)或LDMOS(附图20)类型的高压的NMOS晶体管来构造在此所要求的电路布局。以LDMOS晶体管构造的电平移动器电路还在他们的布局中包含二极管DR。需要包括这种元件以便附图19和附图20中所提出的两种布局以相同方式运行，因此当晶体管(79)处于断开状态时允许在OUT端子上出现比HV更高的电压。
虽然所要求保护的电路的最终OUT电压(73)的值稍低于应用PMOS或PNP晶体管所构造的电路在高压侧位置(参见附图18)上的电压，但是它们仍然能够大量地应用在要求电平移动器电路的应用中。如上文所解释，相对于在附图18中所给出的常规的布局在对所要求保护的布局的最大最终输出电压进行编程的可能性上仍然有利。
在附图19和附图20中所提出的电平移动器电路(77)还作为连续电压的电平移动器运行，如在附图21中所示。例如，如果在特定的结构中控制信号(71)永久地连接到GND(74),OUT值将限制到如前文所给出的在齐纳电路中所编程的电压值或与HV成比例。在这种结构中，电路作为从HV中派生的连续的辅助电压源运行。这种结构可以用作在电荷泵电路和自举电路中的辅助电源，下文将在2.C.1和2.C.2中所解释。
2.C驱动电路2.C.1-电容性电荷泵电路在附图22和附图23中实例性地说明了电容性电荷泵电路的运行原理。附图22a)的基本电路包含至少两个整流器、两个电容器和一个LS(电平移动器)接口电路(77)，通过辅助电压源VAUX供电。在LS接口(77)的输入中的输入信号Clk(80)来自振荡器(81)，该振荡器(81)通常产生幅值较低的方波。依据该电路的大小和所使用的NMOS结构的特性产生LS接口电路(77)的输出信号(82)，它的值低于或等于VAUX。根据不同的应用，电容器CTK连接在相连的整流二极管(84)和(85)的端子之间(以虚线表示)或连接在输出(85)和GND端子(74)之间。
附图22b)表示电路的瞬态响应(伏特-秒)，该电路应用理想的部件，即具有零饱和电压的LS接口和理想的整流器。在这种情况下，在几个泵激周期之后，在CTK端的电压VG趋向于值2VAUX。大家都知道这种类型的电路称为电压两倍器电路，并经常用在分立电路和集成电路中。
为以可能的最精确的方式设计电荷泵电路，需要考虑LS接口(77)的NMOS晶体管(79)和(80)(附图20)的漏-源极电压值、在整流二极管中的电压降、电容器的电荷损失以及在部件之间的连接中的损耗。通常，LS接口电路(77)通过从高压电源HV中导出的辅助电源VAUX(83)来供电，这种辅助电源提供足够的电压值以使LS接口(77)改变在其输出(82)中的信号以便以可能的最快且最有效的方式对CTK进行充电。
如在附图19和附图20中所示的以高压器件构造的LS接口电路可以直接通过高压电源HV供电或如在附图21中所示通过从HV中取得的辅助电源VAUX供电。这些电路的LS接口(77)的输出幅值具有更大的变化，同以逻辑CMOS单元构造的电路相比它们要求更低的容量值。在这些电路中，设计半导体器件以使LS接口(77)的输出电压考虑电荷泵电路的最终输出电压VG的具体特性。
包含应用这种原理所实施的多个级的电路具有最终的电压值VG，该电压值在理论上与该电路的级数加1并乘以VAUX相同。这些电路通常称为电压倍增器。附图31表示电压三倍器电路。当与附图22a)所示的电路相比较时，这种电路包含一种由电平移动器LS(77)所组成的附加级、二极管D3和附加的电容器Cpp2，并且它以类似的方式运行。对于以理想的部件构造的电路，VG的最终值为3×VAUX。应用实际的部件时，由于上面所提到的损耗VG略有降低。
附图22a)和附图23所示的电路用于描述电荷泵电路的运行原理。电荷泵电路可以构造成浮动电源。与VAUX断开的二极管D1的阳极成为浮动电源FPS的(-)极，而附图22a)的阴极D2或附图23的阴极D3成为(+)极。电容器CTK连接在电源的(-)极(84)和(+)(85)之间或在(85)和(74)之间。这种类型的电路(FPS)通常用于产生比高压电路的电源电压更高的电压并输送电流源，这种电流源用于给作为高压侧或低压侧设计的NMOS功率晶体管的栅极注入电流，如在2.C.2中所解释。
附图24、25和26给出了在本专利中所要求保护的一些布局，这些布局用作浮动电源并仅使用NMOS结构如2.A中所描述的构造整流二极管和齐纳二极管；所使用的接口电路是在2.B和2.C中所给出的接口电路。电容器可以是集成或不是集成的。基本上这些电路应用依据NMOS结构所构造的电平移动器，这些NMOS结构包括LDSD或LDMOS NMOS晶体管。基本结构是附图27所示的结构，从该结构中能够容易地获得所要求保护的电荷泵电路布局。
2.C.2电容性自举电路附图28a)所示为在文献中所提出的电容性自举电路的典型的电路设计。这种电路包括常规的CBoot电容器(93)、BH(91)和BL(99)接口电路(分别为缓冲器高压侧和缓冲器低压侧)、RBoot电阻器(92)、控制晶体管MC(98)以及两功率晶体管ML(89)和MH(88)。基于存储在CBoot电容器(93)中的电荷运行以便在其端子上保持足够的电压。因此浮动电源输送到BH电路(91)，该BH电路(91)用作NMOS功率晶体管MH(88)的驱动电路，由此控制它的接通状态。晶体管MC(98)的漏极和一个RBoot端子(92)都连接到BH接口(91)的输入上，并且它们形成电平移动器。由CBoot电容器(93)形成的浮动电压源的(-)端子连接到晶体管MH(88)的源极端子(90)。电源电压VAUX(95)通常高于逻辑电路的电源电压，并低于高电压电源的电压HV(101)，该高电压电源输送由功率晶体管MH(88)和ML(89)对组成的输出电平。VAUX(95)的值从高电压电源中产生，如2.B中所描述，它必需依据希望施加到VGS(MH)(102)中的电压值，以便实现MH(88)完全导通。
电容性自举电路通常应用在如下的场合中控制信号Ctrl(97)是周期性的并以所定义的运行频率运行。为了描述这种电路的功能，附图28b)的控制信号Ctrl(97)的周期分为三个不同的阶段，下文分别描述该电路的每个阶段的状态。
阶段1对CBoot电容器充电在这种阶段中控制信号Ctrl(97)处于高电平，确保MC(98)和ML(89)导通。在这个阶段中，通过D1二极管(94)大致以VAUX的电压值对CBoot(93)进行充电。在MC(98)导通的同时，BH接口(91)保持高压侧晶体管MH(88)断开而ML(89)形成了到电路接地端(100)的低阻抗通路VOut(90)，因此允许对CBoot(93)进行充电。
阶段2启动自举电路这个阶段的特征在于控制信号Ctrl(97)所施加的状态的变化，该控制信号Ctrl(97)的逻辑电平从“1”改变到“0”。在这个阶段，ML(89)和MC(98)晶体管都断开，在BH接口(91)的输入中的信号保持在CBoot(93)的(+)端的电位，因此BH接口(91)的输出信号(102)以这个电压为基准，使MH晶体管(88)成导通状态。电压VOut(90)根据在负载中流动的电流增加，直到它达到最终的HD-VDS(MH)值。在MH(88)导通的过程中CBoot电容器(93)的端子上的电压实际上保持恒定并且在MH(88)的栅极中的电压值VG(102)达到大约HV-VDS(MH)-VAUX。在这个周期中，二极管D1(94)反向极化并隔离电源VAUX(95)。
阶段3MH自由导通在下一阶段中晶体管MH(88)开始自由导通。在MH(88)处于导通状态时，CBoot(93)通过输送到MH(88)的驱动电路(91)的电流放电。这个阶段的最大的持续时间由CBoot电容器(93)保持足够输送BH接口(91)的电压的时间长度决定，反过来BH接口(91)将该电压保持在MH(88)的栅极中，由此使MH(88)继续导通。应该注意的是CBoot电容器(93)的放电是由于电荷转移到MH(88)的栅极以及寄生元件产生的电荷损失引起。通常将CBoot(93)的大小设计成在该工作周期中它的电压仅降低10％。
由于需要确定每个电路的CBoot(93)的适当值和相应的工作频率，因此在附图28a)中所提出的电路适合于应用在工作频率十分确定的场合。这种技术的优点是较简单，并且它可以应用较少数量的高压部件使MH(88)在较高的频率下进行整流。然而，由于存在一种不理想的情况是ML(89)和MH(88)同时都处于导通的状态，所以将限制在少数的应用场合中。从这种电路中衍生的但具有更精确的控制的电路可以避免同时导通，这种电路最常用于在高压侧全桥和半桥结构中的相关的晶体管的整流[13]。
附图29给出了一种不同于附图28的电路的布局，它是本专利要求保护的一种新颖的布局，而且这种布局仅应用NMOS晶体管。在2.B中给出的NOS电平移动器块(77)满足了附图28a)的BH接口(91)所要求的功能。可以对附图28a)和29的自举电路的控制电路(96)进行编程以得到相对于驱动ML(89)适合于驱动MH(88)的延迟以避免两晶体管同时导通。在存在能够耐高压的二极管的工艺过程中，二极管D1(94)可以如在2.A中所描述进行制作或应用PN结制作。
附图30a)给出了构造用于控制NMOS功率晶体管MH(88)的导通的电容性自举电路的另一种布局。该电路的结构需要一个CBoot电容器(93)、一个Rboot电阻器(92)和两个电平移动器接口LS1(77A)和LS2(77B)，该电平移动器例如描述在上文2.B中的电平移动器(77)。对于这种应用，对接口LS1(77A)进行编程以达到VAUX(95)的最终电压，该电压是为使MH(88)完全导通而施加到VGS(MH)的电压值。对接口LS2(77B)进行编程以使它的输出电压上升到最接近HV(72)(101，在附图28a)中)的可能的值，将该电压输送到MH(88)的漏极和接口LS1(77A)和LS2(77B)。附图30b)给出了在MH(88)的连接和断开的周期中MH(88)的栅极电压(73)(102，在附图28a)中)和输出电压VOut(90)以及控制信号Ctrl(71)的图。为了进行分析，如前所述将该周期分为三个阶段。
在第一阶段中，晶体管MH(88)断开。在接口LS1(77A)和LS2(77B)的输入中的信号A(71A)和A′(71A′)同时处于电平“1”，它们的输出降低到地电位(74)(100，在附图28a)中)。在MH(88)的栅极(73)和源极(90)之间的电压VGS(MH)实际为零，因此在电荷ZCarga(104)中没有电流流动。
在第二阶段中存在两个不同的时期，第一时期对应于CBoot电容器(93)的充电。在控制信号A(71)从电平“1”变换到电平“0”之后立即进行充电。在这的时期中，接口LS1(77A)的输出提供能量以将CBoot电容器(93)充电到在LS1(VAUX)中所编程的电压电平，如在2.B中所描述。同时，通过接口LS1(77A)的输出还对在晶体管MH(88)的栅极和源极之间的电容效应等效的电容器进行充电。在通过LS1(77A)和LS2(77B)对CBoot电容器(93)进行充电以使达到设计所确定的使MH(88)导通的电压值VAUX的足够的时间周期Dt的过程中，信号A′(71A′)保持在逻辑电平“1”。在时间周期Dt之后，信号Ac从电平“1”切换到电平“0”，因此开始了这一阶段的第二时期，第二时期的特征在于电压VG(102)。然后将CBoot(93)的(-)端通过Rboot电阻器(92)参考在晶体管MH(88)的源极中存在的电位。因此，VGS电压(MH)实际上与在CBoot(93)中存在的电压相同，然后HV电源(72)通过晶体管MH(88)给电荷ZCarga(104)输送最大的电流。
该电路的第三阶段的特征在于在电压VG(73)达到大致为HV+VAUX的它的最终值之后信号A和Ac都保持在逻辑电平“0”，如在附图30b)所示。这一阶段一直持续到控制信号A(71A)和A′(71Ac)同时从逻辑电平“0”过渡到逻辑电平“1”，由此使CBoot电容器(93)放电而晶体管MH(88)切断，它是新的循环周期的开始状态的特征。应该指出的是应用NMOS晶体管实现所应用的电平移动器电路LS1(77A)和LS2(77B)的输出电平，该NMOS晶体管允许输出电压达到高于接口的HV电源电压(72)的值。
晶体管ML(89)可以加到附图30a)的电路中，并连接在低压侧结构中的MH(88)的源极(90)和接地端GND(74)之间，由控制电路直接控制，如在附图29所示的电路的情况一样。
2.D-浮动电流源通常应用电流源来控制给外部负载供电的功率晶体管的等效的输入电容器CGS的充电和放电。应用电流源控制在CGS中的电荷的注入和排出以使晶体管导通和切断的电路允许依据希望输送的电荷的类型最优化的算法进行控制和切换。在生产高压的NMOS和PMOS晶体管的专用于智能功率设备的集成的制造技术中，应用高压PMOS晶体管有利于生产输送到高压侧的晶体管的电流源。
附图31所示为一种典型的电路，该电路应用浮动电流源(106)将电流注入到高压侧布局功率器件(88)中并使其成为导通状态。应用另一个接地的电流源来从MH(88)的栅极中消耗电流，由此使该晶体管切断，该电流源的输出电平由晶体管M4(108)组成。
以MOS技术构造的电流源主要是控制施加到晶体管的VGS电压。当该晶体管在饱和区运行时，它的漏极电流几乎完全取决于VGS。通常，以连接到GND端子(100)的低压晶体管构造的模拟电路产生基准电流源。通过在较高压下运行的N-型(108和110)和P-型(111和112)MOS晶体管和NPN双极性晶体管(113)构造的电路镜象或复制在(109)中产生的电流。在附图31所示的电路中，如在2.C中所描述的自举电路的CBoot电容器用作浮动电源-FPS以给电流源(106)供电。另一个选择是应用在前文中的2.C.1节中所描述的电容性电荷泵电路。
本专利要求保护专门以NMOS结构构造的能够注入或排放在高压侧和低压侧晶体管中的电流功能的电流源的布局。在各种可能的布局中，附图32给出了以高压侧结构将电流注入到NMOS晶体管MH(88)的栅极中的电流源电路的布局。
从上文的2.A可以看出，可以应用NMOS结构构造模拟浮动齐纳二极管的特性的电路。应用在较低电压下作用的控制电路可以对这些电路的齐纳电压值进行动态编程。在2.B中还表明仅应用NMOS结构可以构造浮动电源。
在附图32中块部件(121)形成了基于NMOS结构的浮动电流源。电流源(121)的输出连接到MH(88)的栅极(102)，并且用来注入电流以使MH(88)导通。参考接地端(122)的电路实现了电流源(100)，该电流源的目的是从晶体管MH(88)的栅极(102)中排放电流以使它切断。
浮动电流源(121)主要包括由DZP(115)表示的齐纳电路、由MI(117)表示的高压晶体管以及电阻器R1(116)。这些部件都由称为FPS的浮动电源(118)供电，FPS的(-)端连接到高压电源HV(101)。FPS电源(118)具有大约10伏特的幅值。部件DZP(115)表示具有连接到端子GND(100)的控制块的可编程齐纳电路，其功能是将VGS电压MI(117)保持在一定的可编程值上，由此依据该应用的特定算法进行控制以将电流注入到晶体管MH(88)的栅极(102)。必需强调的是对齐纳电路(115)的控制决定了在MI(117)中流动的电流值。具体地说，可以在齐纳电路DZP(115)中产生一种电压值但不使该电流在MI(117)中流动。通常电阻器R1(116)必需具有较高的值，它的功能是使DZP电路(115)极化并将浮动电流源(121)设定在从电压之和HV+V(FPS)中得出的电位上。
在将电流注入到晶体管MH(88)的栅极(102)的过程中，晶体管MI(107)用作电流源，块(122)的转换开关CH1(119)打开，晶体管M5(120)对MH(88)的栅极没有任何影响。在从MH(88)的栅极(102)排放电流的过程中，调整DZP(115)的值以降低在MI(88)中的流动的电流或使该电流为零。当MH(88)切断(88)时，启动参考接地的电流源(122)。开关CH1(119)切断，晶体管M5(120)开始从MH(88)的栅极(102)排放电流，由此如所需要的那样将其切断。
权利要求
1．一种通用的且可编程的智能功率IC，以提供开关功率单元、它们的驱动和保护以及其它所需的电路以控制、放大和采样输出的变化以满足更大范围的应用要求，其特征在于a)包括基于关联的NMOS FET旨在形成包含有或没有“智慧”的功率集成电路(PIC)的阵列，其中所说的NMOS结构在简单的模式中应用特定的设计，并能够执行智能功率IC所要求的不同的功能。b)提供新颖的电路布局以使PIC的控制和功率信号处理仅采用其中所说的NMOS结构及在相同的单板电路之中或该电路之外的相连的无源部件；c)应用基于其中所说的NMOS的基本单元，其中该基本单元利用相关的FET，比如LDD或LDSD-NMOS或这两者，或LDMOS或N沟道DMOS。
2．一种如权利要求1所定义的智能功率IC，借助如下方式通过其中所说的掩模可编程的智能功率阵列所实施a)顶部金属掩模设计，它形成了半定制的阵列NMOS结构互连；b)旨在进行功率信号处理的所要求的电路的新颖的布局，应用其中所说的互连的NMOS结构关联以定义加入在单元库中的特定的功能，以便在更大范围的应用；以及c)完整的掩模设计以定义基于NMOS的且支持系统组合的基本关联。
3．如权利要求1所定义的智能功率IC，通过适当配置其中所说的如在权利要求2中所定义的掩模可编程的智能功率阵列获得该智能功率IC的电路布局。这些电路包括a)在基于NMOS的限幅器和钳位器中所要求的所说的整流器和其中所说的可编程的“齐纳管”；b)其中基于所说的NMOS的电平移动器；c)其中基于所说的NMOS的电荷泵；以及d)其中基于所说的NMOS的自举电路；e)其中基于所说的NMOS的电流源；并包括适当的设计方法和模拟模块。
4．如权利要求1所定义的智能功率IC，其特征在于基本关联，并仅采用LDD或LDSD类型或这两种类型或LDMOS或DMOS的一组NMOS晶体管，其包括a)灵活地互相连接的整组的NMOS结构端子；b)连接到包括基本单元的基片的P+保护环；c)LDD类型的晶体管源极到基准保护环的连接；d)浮动型LDSD和LDMOS型晶体管源极；e)特殊的设计-允许漏极、栅极和源极端子局部互连；-使得容易通过在基本单元之间的列实现互连；以及-使得基本单元的关联容易以通过适当的互连获得更为复杂的电路。
5．应用如在权利要求1和2中所定义的具有或没有“智慧”的阵列的智能功率的应用，采用如在权利要求2和3中所定义的新颖的布局以得到所需功率控制、切换和它们的驱动；采样和保护；功率转换和放大，这些阵列以标准的CMOS技术或要求附加的处理步骤或复杂的功率集成技术或特定的智能功率技术的其它的CMOS技术来制造，构造这些阵列以便依据如在权利要求4中所定义的方法执行如在权利要求3中所定义的许多功能，该方法能够关联在特定的结构中的多个NMOS晶体管以及集成或没有集成的无源元件，以便允许-实现表示不同的开关布局的许多功率转换单元-高压侧；低压侧；传输元件；推挽；半桥；全桥、n-相桥以及其它的派生的布局；-实现驱动不同的功率转换布局所需的不同的器件和电路；-实现为得到较好性能的功率转换单元所需的采样和保护电路；-相对于静电放电以及锁定的特性增加智能功率IC的稳固性；以及-快速开发智能功率电路和微系统的原型。
6．LDD和LDSD型、N沟道、金属氧化物半导体场效应晶体管，其中所说的栅极移动轻微掺杂的漏极-GSLDD，以及其中所说的栅极移动轻微掺杂的源极和漏极-GSLDSD，其相对于N-阱掩模边缘其中所说的栅极-掩模移动以加大击穿电压，由此扩展其中所说的如在权利要求1,2,3,4和5中所定义的掩模可编程的智能功率阵列的应用范围，包括-完全标准的CMOS(N-阱、P基片、一个多晶硅层和至少两个金属层)相兼容；-用于所说的GSLDD的横向平面结构，通过将较高的杂质浓度扩散埋入较低掺杂浓度的N-阱中形成所说的漏极；-在所说的GSLDD的所说的源极端和所说的基片之间的连接；-允许所说的GSLDD漏极处理较高电压的特定的掩模设计；-用于所说的的GSLDSD的横向平面结构，通过将较高的杂质浓度扩散埋入较低掺杂浓度的N-阱中形成所说的漏极和源极；-将所说的GSLDSD的所说的源极端与所说的基片隔离；-允许所说的GSLDSD漏极和源极处理较高电压的特定的掩模设计；-应用其中所说的栅极移动技术，使所说的栅极掩模与所说的N-阱横向扩散周边通路相对准，利用较低的杂质浓度区所固有的降低的表面电场最大值，由此增加器件最大电压额定值。
全文摘要
本发明涉及智能功率半定制设计的新策略,由此进行快速原型开发,使用独特的单元型关联作为距阵结构中的基本阵列,便利地设计为根据所需功能仅使用顶部金属掩模易于被编程,从而实现用于交换、驱动、保护、放大、感测和控制的所有所需布局,能处理高电压信号,及与微处理器、故障检测和过程监测的接口。
文档编号H01L27/02GK1310883SQ00801020
公开日2001年8月29日 申请日期2000年4月28日 优先权日1999年4月28日
发明者玛丽亚·因内斯·卡斯特罗·西玛斯, 索罗·芬科, 安东尼奥·皮德罗·卡斯米罗, 皮德罗·曼当卡·桑托斯, 弗兰克·赫曼·博伦斯, 卡洛斯·I·Z·曼玛纳 申请人:高等技术学院, 科技计算中心基金会