专利名称：静电放电保护器件的制作方法
技术领域：
本发明涉及一种静电放电(Electrostatic Discharge，ESD)保护器件，且特别涉及一种可改善功效的静电放电保护电路的晶体管。
为了要避免早MOS晶体管上形成如上述的损坏，可利用将保护电路连接至集成电路的封装脚架上的方法。保护电路主要是连接在每个输入/输出垫与集成电路之间。当一高电压施加在此输入/输出垫时，保护电路便会将高压电疏导。因此，保护电路是提供一放电的途径，以将高电压安全的放电(例如接地)。
当半导体集成电路器件的特征尺寸缩减到次微米的程度时，用来制造高速集成电路的设计规则之一，就是利用自行对准硅化物工艺来制作MOS晶体管的构件。其目的是有效地缩减在多晶硅栅极与源极/漏极区中的电阻，以提高MOS晶体管的操作速度。然而，利用自行对准硅化物以提高器件的操作速度，必须要维持足够的ESD保护电路才行。这是因为倘若ESD保护电路也在相同的自行对准硅化物的工艺中完成，ESD保护电路的N+掺杂区片电阻值的有效保护范围将从传统的约每平方60欧母降至约每平方2-3欧母。
图1是显示图8中的部分ESD器件，其为美国专利第5721439号。当提供一等效片电阻以作为ESD保护时，ESD器件可以利用自行对准硅化物工艺制造。请参照图1，相同长度的数个隔离岛状物(Isolated Island)81-86是以多列的排列方式分布于漏极区87中以及栅极80另一边的源极区88中。此数个岛状物81-86可由隔离氧化物或多晶硅组成，且此数个岛状物81-86是以在两列岛状物之间以插入关系的方式排列。
然而，利用岛状物以对称性排列(如图1所示)来改善ESD效能，如此将减低在构建ESD器件时的设计自由度。
本发明提出一种ESD保护器件，包括一半导体层、形成于半导体层中的一第一掺杂区、与第一掺杂区之间有一间隙的一第二掺杂区以及沿着第一掺杂区的一长度方向形成的至少一岛状物，其中此岛状物沿着此长度方向呈非对称性分布。
本发明提出一种ESD保护器件，包括一半导体层、形成于半导体层中的一第一掺杂区、形成于半导体层中且与第一掺杂区间有一间隙的一第二掺杂区以及沿着第一掺杂区的一长度方向形成的一单一岛状物，其中此岛状物沿着相对于第一掺杂区边缘的长度方向呈对称性分布。
本发明提出一种ESD保护器件，包括一半导体层、形成于半导体层中的一第一掺杂区、形成于半导体层中且与第一掺杂区间有一间隙的一第二掺杂区以及延伸横越第一掺杂区的一长度方向的一岛状物，此岛状物包括数个岛状部分，且相邻的岛状部分的最临近端点间形成有一预定角度。
本发明提出一种ESD保护器件，包括一半导体层、在半导体层中的一第一掺杂区、于半导体层中的一第二掺杂区、形成于第一及第二掺杂区之间的一信道区以及沿着第一掺杂区的一长度方向所形成的至少一岛状物，其中此岛状物具有较信道区的纵向尺寸长50％的长度，以提高第一掺杂区的侧面电阻(Lateral Resistance)以改善ESD免除性(Immunity)。
本发明提供一种耦接于一阳极与一阴极之间的ESD保护器件，包括一半导体层、于半导体层中的一第一掺杂区、于半导体层中的一第二掺杂区、形成于半导体层中且位于第一及第二掺杂区之间的一信道区以及沿着第一掺杂区的一长度方向形成的至少一多晶硅岛状物，其中此至少一多晶硅岛状物与一节点耦接。
本发明提出一种ESD保护器件，包括一半导体层、形成于半导体层中的一第一掺杂区、形成于半导体层中的一第二掺杂区、位于第一与第二掺杂区间的半导体层中的一信道区、形成于此信道区之上的一栅极、形成于第一掺杂区中并与栅极接触的一第一岛状物，其中第一岛状物与栅极间具有一第一预定角度，以及形成于第一掺杂区中并与第一岛状物接触的一第二岛状物。
本发明提供一种ESD保护器件的制造方法，先提供一半导体层，接着在半导体层中形成一第一掺杂区，且在半导体层中形成与第一掺杂区相邻且与第一掺杂区间有一间隙的一第二掺杂区，之后沿着第一掺杂区的一长度方向形成至少一岛状物，其中此岛状物可沿着此长度方向呈非对称性分布。
图12是本发明的第八实施例的一ESD保护器件示意图；图13A是本发明的第九实施例的一ESD保护器件示意图；图13B是具有一树状结构的岛状物部分的ESD保护器件示意图；图14是本发明的第十实施例的一ESD保护器件示意图。
图中标记分别是100、300、302氧化层102多晶硅层104、304、1206P型硅基底106、108、110、112多晶硅岛状物114、116多晶硅栅极118、320离子布植120、322、1208、1210、1212N+掺杂区122、324N+漏极掺杂区124、326N+源极掺杂区306、308、310、312隔离氧化岛状物314栅氧化层316、318、414、416栅极400、500、600、700、800、900、1000、1100、1200ESD器件402、1202阳极404、1204阴极406、430、432、434、436、502、504、506、702、704、802、804、902、904、906、1002、1004、1006、1114、1230至1252岛状物408、410源极掺杂区412漏极掺杂区
420、422、426、510、512、1218、1220、1226金属总线514、1222、1224、1228接触点908电容器910电阻器1102第一岛状物1104第二岛状物1106、1110、1116、1118垂直岛状物部分1108、1112平行岛状物部分1120、1122树状岛状物1124、1126、1128垂直部分1130延伸部分1214、1216隔离氧化物1254、1256连接线1258耦接点请同时参照图2A与图3A，ESD器件的制造方法，首先在P型硅基底104上依序形成一氧化层100与一多晶硅层102。接着请参照图2B与图3B，进行一微影工艺，以形成多晶硅岛状物106、108、110、112与多晶硅栅极114、116。然后请参照图2C与图3C，进行一离子植入步骤118，以形成N+掺杂区120，其中N+掺杂区120包括N+漏极掺杂区122与N+源极掺杂区124。
如图2B与图2C中所示，多晶硅岛状物106、108位于沿着漏极区122的一长度方向上，且与栅极114平行。而邻近于栅极114的多晶硅岛状物106、108，岛状物106的长度大于岛状物108，且岛状物106的长度较漏极区122的长度大50％。而岛状物110及112的长度分别与岛状物106与108的长度相同。如此将使得位于岛状物106与108之间的缺口以及位于岛状物110与112之间的缺口皆较接近图2C中的掺杂区120的右边缘。
再者，岛状物106与110相对于掺杂区120的左边缘具有相同的位置(如图2C所示)，且每一岛状物106、110皆延伸横越掺杂区120的左边缘。同样，岛状物108及112相对于掺杂区120的右边缘具有相同的位置，且每一岛状物108、112皆延伸横越掺杂区120的右边缘。
由多晶硅岛状物106、108、110及112所组成的一ESD器件岛状物的排列方式，可改善ESD器件的操作效能。
图2A至图2C以及图3A至图3C中的步骤是用来制造第一实施例中的ESD器件的，且完全适用于利用自行对准硅化物工艺技术制造集成电路器件的互补式金氧半导体(CMOS)。此外，在第一实施例中形成ESD器件的集成电路器件工艺中，并不需再加入其它制造步骤。
图4A至图4C所示，是本发明第二实施例的ESD保护器件的平面示意图；图5A至5C图所示，分别是在图4A至图4C中的ESD保护器件的剖面示意图。
请同时参照图4A与图5A，本实施例的形成ESD器件的方法，首先在一P型硅基底304上依序形成一氧化层300与一氮化硅层302。接着请参照图4与图5B，进行一微影工艺以形成隔离氧化层岛状物，在氮化硅层302与氧化层300的第一蚀刻移除区暴露出欲形成隔离氧化层岛状物的基底304。之后，通过例如区域氧化法(Local Oxidation ofSilicon，LOCOS)，以在欲形成隔离氧层化岛状物的基底304上形成隔离氧化层岛状物306、308、310及312。
接着，请参照图4C与图5C，利用一微影蚀刻工艺以去除图5B中的部分氧化层300及氮化硅层302，以形成一栅极氧化层314与栅极316、318。然后进行一个离子植入步骤320，以形成N+掺杂区322，其中N+掺杂区322包括N+漏极掺杂区324以及N+源极掺杂区326。
公知的轻掺杂漏极(Lightly Doped Drain，LDD)的离子植入步骤与间隙壁的形成与本发明的结构完全兼容。且上述的栅极、源极/漏极与岛状物形成后，可继续公知的自动对准或非自动对准的硅化物工艺，以沉积金属层、快速回火工艺(Rapid thermal Anneal)以及金属蚀刻而形成硅化物于栅极、源极/漏极与多晶硅岛状物的表层。
隔离氧化层岛状物306、308、310与312具有相对的长度，且位于对应栅极316与318的位置，其分布情形大致上分别与岛状物106、108、110与112相同。岛状物306、308、310与312构成本发明另一ESD器件的岛状物排列方式排列，也可改善ESD器件的效能。
图6所示，是用于金氧半导体场效晶体管的一ESD保护器件示意图，且岛状物的排列方式依照本发明第一实施例与第二实施例中的沿着漏极掺杂区排列。
请参照图6，器件400连接在阳极402与阴极404之间。其中阳极402可与一输入总线、一输出总线、一I/O垫或一第一电能总线耦接。阴极404可与一第二电能总线耦接，其中第二电能总线例如为接地或一电路参考总线。在一主动区406中形成的器件400包括N+源极掺杂区408、410与N+漏极掺杂区412。较佳的是有一隔离氧化层环绕着主动区406，如此可定义出包含有源极/漏极区与栅极区的一主动区的边界。栅极414、416从一栅极总线418延伸横越主动区406。且栅极414、416分别配置于最接近的源极与漏极区之间的信道区上。金属总线420、422位于源极区408、410上，且分别从阴极404延伸并通过接触点424与源极区连接。金属总线426则是位于漏极412上并连接至阳极402，且通过接触点428与漏极区连接。
器件400包括位于沿着与栅极414相邻的漏极区412的长度方向上的岛状物430与432。相同，岛状物434与436位于沿着与栅极416相邻的漏极区412的长度方向上。其中岛状物430、432、434与436例如为多晶硅岛状物或隔离氧化层岛状物。而岛状物430、432、434与436具有相对的长度，且配置于如上述的第一与第二实施例中的相对于栅极414、416的位置。因此，岛状物430、434的长度可以较每一信道区的长度大50％。
图7所示，是本发明的第三实施例的一ESD保护器件示意图，图中其相关特征与图6中的标记的功用相同，因此在此不再详述。于后续的实施例图中的相关特征也与图6中的标记具有相同的功用。
请参考图7，器件500包括位于沿着源极区408的长度方向上的岛状物502、504，与位于沿着源极区410的长度方向上的岛状物506、508。岛状物502与504大致平行于栅极414，而岛状物506与508大致平行于栅极416。岛状物504的长度较岛状物502长，而岛状物508的长度较岛状物506长。因此，位于岛状物502与504之间的缺口与位于岛状物506与508之间的缺口是位于如图7中的区域406的左右边缘。再者，岛状物502与504的远程端点分别往区域406的左边缘与右边缘延伸。相同地，岛状物506与508的远程端点分别往区域406的左边缘与右边缘延伸。此外，位于岛状物502与504之间的缺口位于接近区域406的边缘，此边缘即位于靠近岛状物430与432之间的缺口的边缘的对面。位于岛状物506与508之间的缺口同样配置在对应于岛状物434与436间的缺口的位置。
一金属总线510从阴极404延伸而可位于岛状物502、504、430及432上。而金属总线512从阴极404延伸而可位于岛状物506、508、434及436上。总线510及512是通过接触点514而分别与源极区408与410连接。上述的所有的岛状物皆可利用如第一或第二实施例中所公开的工艺，以形成多晶硅岛状物或隔离氧化层岛状物。在本例中位于源极与漏极掺杂区中的岛状物为多晶硅岛状物，而位于其上的总线510与512可用来稳定岛状物的电位。这种稳定方式是通过遮蔽效应(Sheilding Effect)与电容式耦接(Capacitive Coupling)来实现的。
图8所示，是本发明的第四实施例的一ESD保护器件示意图。
请参照图8，器件600包括一单一岛状物602，其位于与栅极414相邻的漏极区412中；以及一单一岛状物604，其位于与栅极416相邻的漏极区412中。岛状物602自主动区406的左边缘延伸至主动区406中且不超过主动区406的右边缘。岛状物604相对于岛状物602呈非对称性的布置，且岛状物604自主动区406的右边缘延伸至主动区406中且不超过主动区406的左边缘。
图9所示，是本发明的第五实施例的一ESD保护器件示意图。
请参考图9，器件700包括一单一岛状物702，其位于沿着与栅极414相邻的漏极区412中；以及一单一岛状物704，其位于沿着与栅极416相邻的漏极区412中。岛状物702与704可以对称地布置于区域406中，并且其个别的左端点与右端点可大致与区域406的左边缘与右边缘等距。
图10所示，是本发明的第六实施例的一ESD保护器件示意图。
请参照图10，器件800包括单一岛状物802，其位于与栅极414相邻的漏极区412中；以及单一岛状物804，其位于与栅极416相邻的漏极区412中。岛状物802与804相对于区域406的左边缘与右边缘可以呈对称性的布置。且岛状物802与804的左端点与右端点可以大致相同的距离往掺杂区406的左边缘与右边缘延伸。
图11所示，是本发明的第七实施例的一ESD保护器件示意图。
请参考图11，器件900包括一岛状物902，其延伸过越漏极区412的一长度方向。岛状物902是由岛状部分904、906所组成。岛状部分904大致平行于栅极414、416，且平行于漏极区412的长度方向。每一岛状部分906相对于漏极区412的全长方向呈偏斜的，以使其与岛状部分904之间形成有一预定角度Θ。在图11中的Θ值最佳的是90度至150度之间。因此，岛状物902是横越漏极区412的长度方向的一锯齿状结构。
岛状物902的端点也可不延伸横越漏极掺杂区412的边缘，或者其两端点皆延伸横越漏极掺杂区至邻近的隔离氧化层上。
本实施例中的岛状物902是利用多晶硅来制造的，如此器件900可与电路系统耦接，以提高一ESD作用时的岛状物902的电位。请参照图11，任何的电路系统，包括一电容器908与一电阻器910两者或者其中之一，其中电容器908耦接于阳极402与岛状物902的一端点之间，电阻器910耦接于阴极404与岛状物902的一端点之间。
此外，任何的电路系统例如为电容器908或电阻器910的，皆可与本发明任一实施例中的一个或多个多晶硅岛状物耦接，以提高一ESD作用时的岛状物的电位。
图12所示，是本发明的第八实施例的一ESD保护器件示意图。
请参考图12，器件1000包括一岛状物1002，其延伸横越漏极区412的一长度方向。且岛状物1002是由岛状部分1004与1006所组成。岛状部分1004大致平行于栅极414、416，且平行于漏极区412的长度方向。每一岛状部分1006与每一岛状部分1004之间形成有一近似90度的角度。且如同ESD器件900的实施例中，岛状物1002的两端点可终止于掺杂区412的范围内，或往漏极掺杂区412的边缘延伸。
在上述的第四至第八实施例中的岛状物，可利用第一或第二实施例中所公开的工艺，以形成多晶硅岛状物或隔离氧化层岛状物。
图13A所示，是本发明的第九实施例的一ESD保护器件示意图。
请参考图13A，器件1100包括复数个第一岛状物1102，其位于漏极掺杂区412中；以及复数个第二岛状物1104，其与沿着漏极掺杂区412中所形成第一岛状物1102呈交替排列。每一第一岛状物1102包括一垂直岛状部分1106与一平行岛状部分1108，且每一第二岛状物1104包括一垂直岛状部分1110与一平行岛状部分1112。“垂直部分”与“平行部分”两项皆仅用来描述图13A中相对于栅极414与416的岛状部分的方向。在本实施例中，每一垂直部分1106、1110大致预定连接于与其关连的栅极。而每一平行部分1108、1112大致平行于与其相关的栅极，以使与其相关的垂直部分1106或1110组成一T型结构。此外，每一垂直部分1106的长度较每一垂直部分1110长，以使第一岛状物1102与第二岛状物1104之间呈交替排列，如此连续的第一岛状物1102的平行部分1108将延伸横越第二岛状物1104的平行部分1112的上方。
ESD器件1100还包括了四个岛状物1114，其分别连接于最接近的栅极414与416的各端点。每一岛状物1114包括一垂直岛状部分1116，其连接至与其相关的栅极414、416上，以及一平行岛状部分1118。岛状部分1116与1118的端点间彼此连接，而形成一L形的结构，其中此L型结构中的平行部分1118的自由端点指向漏极掺杂区412的内部。此外，当每一平行部分1118与区域406的边缘桥接时，每一垂直部分1116形成外部区406。
此垂直部分(例如垂直岛状部分1106、1110、1116)与平行部分(即平行岛状部分1108、1112与1118)皆由多晶硅所形成。除此之外，其也可分别由多晶硅与隔离氧化物，或隔离氧化物与多晶硅，或隔离氧化物与隔离氧化物所形成。其中，一可选择的组成，是所有的垂直部分皆由多晶硅所形成，平行部分1112由多晶硅所形成，而平行部分1108与1118由隔离氧化物所形成。另一可选择的构建是垂直部分1106、1110、1116与平行部分1108、1112、1118之间可形成有一任意角度，且相对于栅极414与416之间也有一任意角度。
图13B所示，是具有一树状结构的岛状物部分的ESD保护器件示意图。
本发明的第九实施例中的ESD器件，每一岛状部分并不限定于类似矩形的条状形状(如图13A所示)。岛状部分可以是一任意形状的树状结构(如图13B所示)，在此所使用的“树状”是指一树枝状结构。在图13B中，部分栅极414与树状岛状物1120、1122连接，且岛状物1120与1122沿着栅极414呈交替排列。而岛状物1102与1104也以相同的方式排列。其中每一岛状物1120包括一垂直部分1124与一平行部分1126，每一垂直部分1126的远程端点向栅极414弯曲。而每一岛状物1122包括二延伸部分1130与一垂直部分1128，其中延伸部分1130与垂直部分1128组成一Y型结构。而每一垂直部分1124的长度较每一垂直部分1128长，以使岛状物1120与1122呈交替排列。
图14所示，是本发明的第十实施例的一ESD保护器件示意图。
请参照图14，ESD器件1200连接于一阳极1202与一阴极1204之间。而N+掺杂区1208、1210与1212形成于一P型基底1206中。一长条状隔离氧化层1214将掺杂区1208与1210分开，而且一长条状隔离氧化层1216将掺杂区1210与1212分开。金属总线1218与1220位于掺杂区1208、1212上，且分别通过接触点1222、1224与掺杂区1208、1212连接。而一金属总线1226位于掺杂区1210上，且通过接触点1228与掺杂区1210连接。阳极1202与总线1226连接，而阴极1204与总线1218、1220连接。
器件1200包括岛状物1230与1232，其位于沿着掺杂区1208的长度方向上，且大致平行于长条状隔离氧化层1214。岛状物1234与1236，其位于沿着掺杂区1212的长度方向上，且大致平行于长条状隔离氧化层1216。岛状物1238、1240、1242与1244，其位于沿着掺杂区1210的长度方向上，且相邻并平行于长条状隔离氧化层1214。以及岛状物1246、1248、1250与1252，其位于沿着掺杂区1210的长度方向上，且相邻并平行于长条状隔离氧化层1216。其中岛状物1238-1252可利用如上所述的第一与第二实施例形成多晶硅岛状物或隔离氧化层岛状物。
岛状物1238-1252具有相对长度，如图14所示，且皆布置于金属总线1218、1220与1226之下。岛状物1230、1234、1238、1242、1246与1250的端点往外延伸且通过连接线1254而连接在一起。相同地，岛状物1232、1236、1240、1244、1248与1252往外延伸的端点是通过连接线1256而连接在一起的。其中连接线1254与1256是通过一耦接点1258而连接在一起的。
本发明的实施例中的一ESD器件的操作方法，是将流经源极或漏极掺杂区的电流通过岛状物而分散开来。此分散的作用可增加掺杂区中的有效片电阻，以使ESD器件可承受较高的电压。另外，在ESD作用时，当漏极电位增高至8伏特以上，通过岛状物与漏极所形成的电容式耦接，可提早触动ESD电流的导通，而改善ESD的效能。
再者，器件1200在ESD作用时可当作一双载子器件的操作。此器件1200的操作方式与接地的栅极MOS ESD器件相同。漏极与源极分别对应于集电极与发射极，且在正常的操作中该集电极与发射极并不导通。一ESD作用的发生，是当有一高电压使得P型基底1206与漏极接面产生崩溃，且基底中的载子使得源极接面与P型基底1206形成顺向偏压而注入更多的载子。因此，利用ESD作用即可激活双载子的操作。
在上述实施例所提供的岛状物之间的缺口呈非对称性的排列，例如器件400、500与1200。且缺口的位置可以增加远离栅极氧化层边缘的最弱点的可能性，此栅极氧化层边缘的弱点，是指在ESD作用于较后段的阶段中，由于发生ESD电流压缩而导致损坏栅极氧化层之处。这是因为栅极氧化层边缘的结构有细微的不一致所致。例如当岛状物之间的缺口位于沿着一半的栅极的长度方向上，而栅极氧化层边缘的弱点则是位于沿着另一半的栅极长度方向上时，其有50％的机会。因此，岛状物之间的缺口位置并非在掺杂区的中央或栅极的长度范围，而是朝向如图2C、图4C、图6、图7图中的一端点，因此，其优点是对于缺口位置能远离栅氧化层边缘的弱点有更高的可能性。
依据图6所示的实施例所建构出的一ESD器件，其导通的实际测试如下所述。一第一测试器件利用一0.25 CMOS自行对准硅化物工艺技术形成，其具有宽度为0.5微米的多晶硅岛状物，且与最近的多晶硅栅极相距约0.5微米。而每一栅极的长度约20微米且岛状物之间的缺口(例如430与432之间的缺口)约为1.5微米。在这些情况下，根据人体模式(Human Body Model)ESD测试施加一电压，可得到ESD的效能约在3.75至4.25KV的范围中，相比于没有岛状物的相似结构，其效能仅约为2.5KV。此外，依据图7的实施例所构建出的第二器件(例如在源极掺杂区形成有岛状物)也进行一实际测试。第二测试器件包括多晶硅岛状物且与第一测试器件具有相同的尺寸，其ESD的效能在3.25至3.75KV的范围中。
本发明实施例中所公开的ESD保护器件是以由多晶硅与隔离氧化物所形成的岛状物为例。该隔离氧化物所形成的岛状物可以由LOCOS方式所形成的场氧化层岛状物或浅沟渠隔离岛状物(Shallow-Trench Isolation Island)。此浅沟渠隔离岛状物是利用氮化硅为罩幕而蚀刻硅层，接着进行热氧化过程与平坦化工艺而形成的。或者利用绝缘材质(例如氮化硅)，以在源极/漏极掺杂区形成氮化硅岛状物。以此场氧化物岛状物或浅沟渠隔离岛状物为例，本发明的隔离岛状物皆可以与环绕该ESD保护器件的隔离区(Isolation Region)以相同的制材形成。
再者，本发明的岛状物可利用已形成有一多晶硅层的隔离氧化层部分而形成。且多晶硅的一周边最好可延伸横越隔离氧化层部分的边缘。
ESD器件900中的岛状物904可与阳极402和阴极404二者或其中之一耦接。在本发明的实施例中包括形成于漏极掺杂区并延伸超过漏极边缘至邻近的绝缘层上的多晶硅岛状物，此岛状物可与阳极和阴极两者或其中之一耦接。
本发明的实施例所公开的是以自行对准硅化物工艺来制造，事实上，本发明并非限定于此。ESD的保护器件可利用其它工艺技术来制造，例如非自行对准硅化物工艺或非硅化物工艺。
本发明的实施例包括在半导体基底上形成一ESD保护器件。本发明还可在一硅绝缘体(Silicon on Insulator，SOI)基底上形成ESD保护器件。
虽然本发明已以较佳实施例公开如上，但其并非用以限定本发明，任何熟悉该项技术的人员，在不脱离本发明的精神和范围内所作的各种更动与润饰，均属于本发明的保护范围。
权利要求
1.一种静电放电保护器件，其特征在于包括一第一掺杂区；一第二掺杂区，该第二掺杂区邻接该第一掺杂区且与该第一掺杂区之间有一间隙；至少一岛状物，沿着该第一掺杂区的一长度方向形成，其中沿着该长度方向形成的该些岛状物呈非对称性排列。
2.根据权利要求1所述的静电放电保护器件，其特征在于该静电放电保护器件是一金氧半导体场效晶体管(MOSFET)，该第一掺杂区为一漏极区，而该第二掺杂区为一源极区；该静电放电保护器件还包括一栅极，位于该源极区与及该漏极区之间的一区域上。
3.根据权利要求1所述的静电放电保护器件，其特征在于该静电放电保护器件是一双载子结构，该第一掺杂区为一集电极区，而该第二掺杂区为一发射极区。
4.根据权利要求1所述的静电放电保护器件，其特征在于该些岛状物包括一第一岛状物及一第二岛状物，该第一岛状物的长度大于该第二岛状物的长度。
5.根据权利要求1所述的静电放电保护器件，其特征在于该些岛状物包括一单一岛状物，其自该第一掺杂区边缘附近向该第一掺杂区内延伸。
6.根据权利要求4所述的静电放电保护器件，其特征在于该第一与第二岛状物的远程端点往该第一掺杂区的分别相反边缘延伸。
7.根据权利要求1所述的静电放电保护器件，其特征在于还括沿着该第二掺杂区的一长度方向并呈非对称性分布的至少一岛状物。
8.一种静电放电保护器件，其特征在于包括一第一掺杂区；一第二掺杂区，其与该第一掺杂区之间有一空隙；一岛状物，其至少部分形成于该第一掺杂区中，该岛状物包括复数个岛状物部分，其中至少二该些岛状物部分之间形成有一预定角度。
9.根据权利要求8所述的静电放电保护器件，其特征在于该岛状物的二端点往该第一掺杂区的相对二边缘延伸。
10.一种静电放电保护器件，其特征在于包括一半导体层；一第一掺杂区，形成于该半导体层中；一第二掺杂区，形成于该半导体层中，且与该第一掺杂区间有一空隙；一岛状物，延伸横越该第一掺杂区的一长度方向，该岛状物包括复数个第一岛状部分与复数个第二岛状部分的交替组合，该些第一岛状部分之间大致平行于该长度方向，该些第二岛状部分相对于该长度方向倾斜，且该些第二岛状部分与该些第一岛状部分以一预定角度连接。
11.根据权利要求10所述的静电放电保护器件，其特征在于该岛状物的二相反端点往该第一掺杂区的分别相反的边缘延伸。
12.一种静电放电保护器件，其特征在于包括一半导体层；一第一掺杂区，其于该半导体层中；一第二掺杂区，其于该半导体层中；一信道区，位于该第一与第二掺杂区之间；至少一岛状物，沿着该第一掺杂区的一长度方向形成；该些岛状物具有比该信道区的一纵向尺寸大50％的长度。
13.根据权利要求12所述的静电放电保护器件，其特征在于该静电放电保护器件包括一金氧半导体场效晶体管结构，该第一掺杂区为一漏极区，且该第二掺杂区为一源极区。
14.根据权利要求12所述的静电放电保护器件，其特征在于该静电放电保护器件是一双载子结构，该第一掺杂区为一集电极区，且该第二掺杂区为一发射极区。
15.根据权利要求12所述的静电放电保护器件，其特征在于该些岛状物包括彼此垂直的二部分。
16.根据权利要求12所述的静电放电保护器件，其特征在于该些岛状物包括彼此间有一角度的二部分，且该角度是90度至150度左右。
17.根据权利要求12所述的静电放电保护器件，其特征在于该些岛状物位于该第一掺杂区的二相反侧边之间。
18.根据权利要求12所述的静电放电保护器件，其特征在于还包括位于该第二掺杂区中的一第二岛状物。
19.一种耦接于一阳极与一阴极之间的静电放电保护器件，其特征在于包括一半导体层；一第一掺杂区，位于该半导体层中；一第二掺杂区，位于该半导体层中；一信道区，形成于该第一与第二掺杂区之间；至少一多晶硅岛状物，大致沿着该第一掺杂区的一长度方向形成，且该些岛状物耦接至一节点。
20.根据权利要求19所述的耦接于一阳极与一阴极之间的静电放电保护器件，其特征在于该些多晶硅岛状物与相邻于该第一掺杂区的一场绝缘区重叠。
21.根据权利要求19所述的耦接于一阳极与一阴极之间的静电放电保护器件，其特征在于还包括一电容器，其中该节点为一阳极，且该些多晶硅岛状物通过该电容器与该阳极耦接。
22.根据权利要求19所述的耦接于一阳极与一阴极之间的静电放电保护器件，其特征在于还包括一电阻器，其中该节点为一阴极，且该些多晶硅岛状物通过该电阻器与该阴极耦接。
23.根据权利要求19所述的耦接于一阳极与一阴极之间的静电放电保护器件，其特征在于该节点为一阳极，且该器件还括一阴极，其中该些多晶硅岛状物与该阳极与该阴极耦接。
24.根据权利要求19所述的耦接于一阳极与一阴极之间的静电放电保护器件，其特征在于还包括一多晶硅栅极，位于该信道区上，其中该些岛状物与该多晶硅栅极连接。
25.一种静电放电保护器件，其特征在于包括一半导体层；一第一掺杂区，形成于该半导体层中；一第二掺杂区，形成于该半导体层中；一信道区，位于该第一与第二掺杂区之间；一栅极，位于该信道区上；一第一岛状物，其与该栅极接触且位于该第一掺杂区中，其中该第一岛状物与该栅极之间有一预定角度；一第二岛状物，其与该第一岛状物接触且位于该第一掺杂区中。
26.根据权利要求25所述的静电放电保护器件，其特征在于该第一掺杂区为一漏极区，而该第二掺杂区为一源极区。
27.根据权利要求25所述的静电放电保护器件，其特征在于该第二岛状物与该第一岛状物垂直。
28.根据权利要求25所述的静电放电保护器件，其特征在于还包括形成于该漏极区的一第三岛状物，该第三岛状物与该栅极以90度的角度接触，并且邻近该第一岛状物；一第四岛状物，形成于该漏极区，且与该第三岛状物垂直接触；其中该第一岛状物的长度大于该第三岛状物的长度。
29.一种静电放电保护器件，其特征在于包括一半导体层；一第一掺杂区，形成于该半导体层中；一第二掺杂区，形成于该半导体层中，且与该第一掺杂区之间有一空隙，该第一与第二掺杂区由一离子植入步骤所形成；一岛状物，形成于该第一掺杂区中，该岛状物包括复数个岛状物部份，以用来阻挡该离子植入步骤所植入的离子；一金属总线，该金属总线与该岛状物至少部分重叠。
30.一种静电放电保护器件，其特征在于包括一半导体层；一第一掺杂区，形成于该半导体层中；一第二掺杂区，形成于该半导体层中；一信道区，位于该第一与第二掺杂区之间；一栅极，形成于该信道区上；复数个岛状物，位于与该栅极接触的该第一掺杂区中，其中每一岛状物具有一树状结构。
31.根据权利要求30所述的静电放电保护器件，其特征在于该些岛状物包括沿着该栅极交替排列的一第一岛状物与一第二岛状物。
32.一种静电放电保护器件的制造方法，其特征在于包括下列步骤提供一半导体层；在该半导体层中形成一第一掺杂区；在该半导体层中形成一第二掺杂区，其中该第二掺杂区相邻于该第一掺杂区，且该第二掺杂区与该第一掺杂区之间有一间隙；沿着该第一掺杂区的一长度方向，并沿着与该长度方向非对称性地形成至少一岛状物。
33.根据权利要求32所述的静电放电保护器件的制造方法，其特征在于形成该些岛状物的步骤包括形成一第一岛状物与一第二岛状物，该第一岛状物的长度大于该第二岛状物的长度，且位于接近该第一掺杂区边缘的该第一与第二岛状物的最近端点之间形成有一缺口。
34.根据权利要求32所述的静电放电保护器件的制造方法，其特征在于形成该些岛状物的步骤包括形成一单一岛状物，该单一岛状物具有往该第一掺杂区的一边缘延伸的一端点以及接近该第一掺杂区的一相反边缘的一相反端点。
35.一种静电放电保护器件，其特征在于包括一半导体层；一第一掺杂区，形成于该半导体层中；一第二掺杂区，形成于与该第一掺杂区相邻的该半导体层中，且与该第一掺杂区之间有一空隙；一岛状物，沿着该第一掺杂区的一长度方向形成，该岛状物包括具有不同长度的一与第二岛状物部分。
36.一种静电放电保护器件，其特征在于包括一半导体层；一第一掺杂区，形成于该半导体层中；一第二掺杂区，形成于与该第一掺杂区相邻的该半导体层中，且与该第一掺杂区之间有一空隙；复数个岛状物，沿着该第一掺杂区的一长度方向呈不规则分布。
37.一种静电放电保护器件，其特征在于包括一半导体层；一第一掺杂区，形成于该半导体层中；一第二掺杂区，形成于与该第一掺杂区相邻的该半导体层中，且与该第一掺杂区之间有一空隙；至少一岛状物，其至少部分形成于该第一掺杂区中，其中该至少一岛状物由一隔离氧化物部分与部分形成于该隔离氧化物部分的一多晶硅层所形成。
全文摘要
一种静电放电保护器件,包括一半导体层、形成于半导体层内的一源极区、形成于半导体层内的一漏极区、形成于半导体层内且位于源极与漏极区之间的一信道区以及形成于信道区上的一栅极。漏极区中至少有一岛状物呈对称性或非对称性分布,此数个岛状物可由多晶硅或隔离氧化物所形成。
文档编号H01L27/02GK1379470SQ0114455
公开日2002年11月13日 申请日期2001年12月20日 优先权日2000年12月20日
发明者林锡聪 申请人:华邦电子股份有限公司