专利名称：异质结bicoms集成电路的制造方法
技术领域：
本发明一般涉及集成电路(IC)，特别涉及具有双极晶体管的IC的制造方法。
背景技术：
双极互补金属-氧化物-半导体(BiCMOS)IC用在广泛的应用领域中。大多数BiCMOS IC使用同质结双极晶体管，电性能特性很局限。使用带隙工程，研究人员开发了异质结双极晶体管(HBT)，它的电性能特性比同质结双极晶体管的优越。然而，用常规的CMOS制造工艺集成这些HBT很复杂。因此，需要一种专门用于HBT的制造步骤模块化并与广泛使用的常规CMOS制造工艺兼容的异质结BiCMOS的制造方法。
发明内容
一种异质结BiCMOS IC(100)的制造方法，包括在半导体衬底上形成保护层(901，902)，保护层具有露出部分半导体衬底的孔；在部分半导体衬底和保护层上形成半导体层(1101)；在半导体层上形成电绝缘层(1102，1103)，电绝缘层有孔；在部分半导体衬底中形成掺杂区(225)，形成双极晶体管的部分集电极区；在半导体层和电绝缘层中的孔上形成导电层(1301)；在导电层中限定发射极区；以及在半导体层中自对准非本征基极区的第二部分。
结合附图阅读下面详细的说明可以更好地理解本发明。
图1示出了根据本发明一个实施例的异质结BiCMOS IC的CMOS部分的剖面图；
图2示出了根据本发明一个实施例的异质结BiCMOS IC的HBT部分的剖面图；图3示出了根据本发明一个实施例的异质结BiCMOS IC的制造方法的流程图；图4示出了根据本发明一个实施例在图3的方法中进行HBT模块化之前异质结BiCMOS IC的HBT部分的剖面图；图5示出了根据本发明一个实施例在图3的方法中进行HBT模块化之后异质结BiCMOS IC的HBT部分的剖面图；图6示出了根据本发明一个实施例在图3的方法中进行HBT模块化之前异质结BiCMOS IC的CMOS部分的剖面图；图7示出了根据本发明一个实施例在图3的方法中进行HBT模块化之后异质结BiCMOS IC的CMOS部分的剖面图；图8示出了根据本发明的一个实施例在图3的方法中HBT模块化的流程图；以及图9到15示出了根据本发明的一个实施例图8的HBT模块化的各种步骤期间异质结BiCMOS IC的HBT部分的剖面图。
为了简化和清楚起见，附图示出了构成的一般方式，附图中的元件没有按比例画出。此外，不同图中的相同参考数字表示相同的元件。此外，省略了公知的特性和技术，例如预淀积清洁和后腐蚀清洁的详细说明以避免混淆本发明。而且，说明书和权利要求书中的术语顶部、底部、上、下等，如果有的话，是为说明性的目的，如此使用术语是为了描述相对位置，并且这些术语在适当的环境下可以互换。
具体实施例方式
图1示出了异质结BiCMOS IC100的CMOS部分101的剖面图。部分100包括N沟道MOS(N-MOS)晶体管120和P沟道MOS(P-MOS)晶体管130。在这些结构中，N-MOS晶体管120包括N型栅电极121、N型源和漏区122、沟道区123以及p型阱124。P-MOS晶体管130包括P型栅电极131、P型源和漏区132、沟道区133以及N型阱134。P-MOS晶体管130也可以具有位于N型阱134下重掺杂的N型区135。N导电类型代表第一导电类型，P导电类型代表第二导电类型。本领域中的技术人员应该理解异质结BiCMOS IC100包括与晶体管120和130类似的多个晶体管。
异质结BiCMOS IC100也包括位于晶体管120和130上并电耦合到这些晶体管的多级互连结构140。为简化起见，图1仅示出了多级互连结构140的第一级。在许多其它结构中，异质结BiCMOS IC100还包括半导体衬底160和多个场氧化区或电绝缘区150。
图2示出了异质结BiCMOS IC100的HBT部分201的剖面图。部分201包括HBT210。HBT210包括集电极区220、基极区230以及发射极区240。集电极区220包括多个区221、222、223、224以及225。基极区230包括本征基极区231和非本征基极区232。在优选实施例中，HBT210为NPN晶体管，集电极区220和发射极区240具有N导电类型，基极区230具有P导电类型。本领域的技术人员应该理解异质结BiCMOS IC100包括多个与HBT210类似的晶体管。
图3示出了异质结BiCMOS IC100(图1和2)的制造方法的流程图300。在流程图300的步骤310中，提供半导体衬底。在优选实施例中，半导体衬底具有外延层和位于外延层下并支撑外延层的支撑衬底。同样在优选实施例中，支撑衬底和外延层具有P型导电类型，每个由相同的半导体材料，例如硅组成。作为一个例子，步骤310的半导体衬底类似于图1和2中的衬底160。
在半导体衬底的外延层中形成双极晶体管的埋层。可以在形成外延层之前或之后支撑衬底上形成埋层。埋层用作HBT中的埋置集电极区，并优选由N型掺杂剂重掺杂。作为一个例子，埋置的集电极区可以类似于HBT210(图2)中的区223。P-MOS晶体管130(图1)中的区135(图1)可选地与区223(图2)同时形成。
接下来，在流程图300的步骤320中，在半导体衬底的外延层中形成电绝缘区。这些电绝缘区可包括场氧化区，例如通过局部硅氧化(LOCOS)、多晶硅缓冲的LOCOS、多晶硅密封的局部氧化(PELOX)或浅沟槽隔离工艺形成。此外，电绝缘区可以包括除场氧化区之外的深沟槽隔离。作为一个例子，在步骤320期间形成的电绝缘区类似于电绝缘区150(图1和2)。
随后，在流程图300的步骤330中，在半导体衬底的外延层中形成N型阱，在流程图300的步骤340中，在半导体衬底的外延层中形成P型阱。通过注入和/或扩散工艺形成N型和P型阱。作为一个例子，步骤330的N型阱类似于P-MOS晶体管130(图1)中的N型阱134(图1)，步骤340的P型阱类似于N-MOS晶体管120(图1)中的P型阱124(图1)。此外，用于HBT210(图2)的集电极区220(图2)中的区222(图2)可以与步骤330期间的N型阱134(图1)同时形成。本领域的技术人员应该理解步骤330和340的顺序可以颠倒。
然后，在流程图300的步骤350中，可在半导体衬底的外延层上形成栅电极。在优选实施例中，栅电极由淀积的非晶硅组成，随后退火变成多晶硅。例如，可通过淀积未掺杂的非晶硅层、构图或腐蚀硅层、掺杂硅层以及氧化硅层的剩余部分形成栅电极。在栅极氧化或其它随后的高温步骤期间进行硅层的退火，由此不需要专门或特定的栅极退火。例如，步骤350的栅电极的第一部分可以类似于P-MOS晶体管130(图1)中的栅电极131(图1)，步骤350的栅电极的第二部分类似于N-MOS晶体管120(图1)中的栅电极121(图1)。
在步骤360，在半导体衬底的外延层中形成N型源和漏区。通过注入和/或扩散工艺形成源和漏区。例如，步骤360的N型源和漏区类似于N-MOS晶体管120(图1)中的N型源和漏区122(图1)。此外，HBT210(图2)中的区221(图2)也可以与步骤360期间的N型源和漏区122(图1)同时形成。
接下来，在步骤370，进行HBT模块。在HBT模块开始时，在掺杂、淀积、生长和/或腐蚀部分HBT之前，在BiCMOS IC的MOS晶体管和其它非HBT部分上形成至少一个保护层。一层或多层保护层用于在形成HBT部分期间保护BiCMOS IC的非HBT部分。在HBT模块的结束处除去一层或多层保护层。
虽然可在步骤370之前形成HBT部分，但设计步骤370的HBT模块很大程度上与HBT模块之前发生的CMOS处理无关。
图4示出了进行图3中步骤370的HBT模块之前异质结BiCMOSIC100的HBT部分201的剖面图，图5示出了进行图3的HBT模块的步骤370之后的异质结BiCMOS IC100的HBT部分201的剖面图。图6示出了进行图3的HBT模块的步骤370之前的异质结BiCMOS IC100的CMOS部分101的剖面图，图7示出了进行图3的HBT模块的步骤370之后的异质结BiCMOS IC100的CMOS部分101的剖面图。通过比较图6和7，本领域的技术人员应该理解CMOS部分101的条件或结构在刚刚HBT模块之前和之后相同。因此，步骤370的HBT模块被模块化了，并且与广泛的CMOS制造工艺兼容。
再返回图3，在流程图300的步骤380中，进行HBT模块的步骤370之后在半导体衬底的外延层中形成P型源和漏区。通过注入和/或扩散工艺形成步骤380的源和漏区。作为一个例子，步骤380的P型源和漏区类似于P-MOS晶体管130(图1)中的P型源和漏区132(图1)。
在图3示出的制造方法的该实施例中，在进行HBT模块之前和形成P型源和漏区之前形成N型源和漏区，在进行HBT模块之后和形成N型源和漏区之后形成P型源和漏区。在制造方法的另一个实施例中，进行HBT模块之后形成N型和P型源和漏区，在制造方法的再一个实施例中，进行HBT模块之前形成N型和P型源和漏区。此外，在这里介绍的任何实施例中，形成N型和P型源和漏区的顺序可以颠倒。形成N型和P型源和漏区的步骤具体顺序取决于使用的特定掺杂剂的扩散长度以及形成N型和P型源和漏区之后进行处理步骤的时间和温度。
然后，在图3中流程图300的步骤390，在N-MOS晶体管、P-MOS晶体管以及HBT上形成多级互连结构，并电连接N-MOS晶体管、P-MOS晶体管以及HBT。步骤390可包括平面化技术，多级互连结构可包括由金、铜、铝、和/或钨组成的金属层。多级互连结构可进一步包括钨栓塞以及由钛和/或钨组成的扩散阻挡层。例如，步骤390的多级互连结构类似于多级互连结构140(图1和2)。在其它工艺之中，在步骤380和390之间形成自对准硅化物(salicide)工艺。
图8示出了在图3的步骤370中HBT模块化的流程图，图9到15示出了图8的HBT模块化的各种步骤期间异质结BiCMOS IC100的HBT部分201的剖面图。如前所述，图8的HBT模块期间，在栅电极和半导体衬底上形成至少一个保护层，保护层具有露出部分半导体衬底的孔。如前所述，在形成HBT各部分期间使用一层或多层保护层保护BiCMOSIC的CMOS部分和其它非HBT部分。
例如，图8的步骤805，保护层淀积在多晶硅栅电极和半导体衬底的外延层上。在优选实施例中，淀积两个或多个保护层。如果淀积两个保护层，那么首先淀积由原硅酸四乙酯(TEOS)或另一氧化物组成的10到200纳米(nm)层，由氮化硅(SiN)或非晶硅(α-Si)组成的10到200nm层可以淀积在由TEOS组成的层上。在使用SiN的两个保护层的实施例中，由TEOS组成的层用作由SiN组成的覆盖层和下面的栅极氧化层之间的缓冲层，在随后的外延生长工艺期间，由SiN组成的层用作氢扩散阻挡层。由SiN组成的层也作为腐蚀中止以保护CMOS和SiN组成的层下面的其它非HBT部分。在使用α-Si的两个保护层的实施例中，由α-Si组成的层用作硬掩膜，由TEOS组成的层用作腐蚀中止。
如果淀积三层保护层，那么首先淀积10到50nm由富硅氮化物(SiRN)组成的层；在SiRN或SiN组成的层上淀积10到50nm由TEOS或另一氧化物组成的层；以及在由TEOS组成的层上淀积10到50nm的α-Si组成的层。本领域的技术人员应该理解也可以使用保护层的其它组合。
同样在步骤805中，具有孔的掩膜层可形成在保护层上。掩膜层中的孔露出部分下面的保护层。在优选实施例中，掩膜层由光致抗蚀剂组成。图9示出了步骤805(图8)之后HBT部分201的剖面图。图9中的HBT部分201包括TEOS层901，SiN层902、以及具有步骤805(图8)期间形成的孔904的掩膜层903。
再返回到图8，在步骤810，N型掺杂剂穿过掩膜层中的孔，穿过由掩膜层中的孔露出的部分保护层、进入到掩膜层中孔下面的部分外延层内。在N型区为IC的HBT的一部分集电极区的那部分外延层中，N型掺杂剂形成N型区。例如，可以使用磷作为N型掺杂剂。
随后，在图8的步骤815，除去部分保护层以在保护层中形成孔，露出下面的部分外延层。保护层的每个除去部分位于至少一个埋置集电极区上。掩膜层还预先限定了外延层中的N型区。因此，保护层的除去部分与外延层中的N型区自对准。
同样在步骤815中，退火步骤810期间形成的N型区和步骤360(图3)期间形成的N型源和漏区。在使用两个保护层的实施例中，优选使用反应离子腐蚀工艺腐蚀顶保护层中的孔，由掩膜层中的孔限定，露出下面部分底保护层。然后，除去掩膜层，退火N型区和N型源和漏区。随后，优选使用稀释的氢氟酸腐蚀底保护层中的孔，由顶保护层中的孔限定，露出下面的部分外延层。因此，掩膜层直接定义了顶保护层中的孔，并间接定义了底保护层中的孔。图10示出了步骤815(图8)之后HBT部分201的剖面图。图10中的HBT部分201包括步骤810(图8)期间形成的区224，也包括步骤815(图8)期间形成的层901和902中的孔1001。
再参考图8，步骤805、810以及815之后，在步骤820中，在保护层和外延层上形成半导体层。半导体层由与外延层不同的半导体材料组成。在优选实施例中，半导体层具有约50到200nm的厚度，并由硅锗碳组成。半导体层具有约0.0到1.0重量百分比的碳，但优选具有约0.2重量百分比的碳。在半导体层中使用硅锗碳减少了由随后的选择性注入集电极(SIC)区引起的基极轮廓扩散。同样在优选实施例中，直接位于以前露出的部分外延层上的部分半导体层具有晶体或外延原子结构，没有直接位于以前露出的部分外延层上的部分半导体层具有多晶硅或非晶原子结构。
在不同的实施例中，步骤820的外延生长工艺可用于退火步骤810期间形成的N型区以及步骤360(图3)期间形成的N型源和漏区。例如，高温氢预生长或外延生长工艺的烘焙部分用作退火。在本实施例中，省略了单独的步骤815的退回工艺。
接下来，在图8的步骤825，至少一个电绝缘层形成在半导体层上。例如，由10到100nm由TEOS或另一氧化物组成的层淀积在半导体层上，然后10到100nm由α-Si组成的层淀积在由TEOS组成的层上。α-Si组成的层用作由TEOS组成的层的硬掩膜，并保护TEOS组成的层在随后的预发射极清洁工艺期间不变薄。在优选实施例中，使用两个电绝缘层。
然后，在图8的步骤830，电绝缘层上形成掩膜层，掩膜层具有孔，露出下面部分电绝缘层。电绝缘层的这些下面部分位于步骤815中形成的保护层的孔上，也位于步骤810形成的N型区上。在优选实施例中，掩膜层由光致抗蚀剂组成。图11示出了步骤830(图8)之后HBT部分201的剖面图。图11中的HBT部分201包括在步骤820(图8)期间形成的半导体层1101、步骤825(图8)期间形成的TEOS层1102和α-Si层1103，以及步骤830(图8)期间形成的具有孔1105的掩膜层1104。
再返回到图8，在图8的步骤835，N型掺杂剂穿过掩膜层中的孔、穿过由掩膜层中的孔露出的部分电绝缘层、以及穿过下面的部分半导体层注入以在下面的部分外延层中形成N型区。这些N型区为异质结BiCMOS IC中HBT的部分集电极区并且也称做选择性注入的集电极(SIC)区。在优选实施例中，这些N型区位于N型区内，并且比以前步骤810期间形成的N型区重掺杂。例如，磷可以用作N型掺杂剂。
随后，在图8的步骤840，除去部分电绝缘层，在电绝缘层中形成孔，其中孔露出了下面的部分半导体层。步骤830期间形成的掩膜层限定了除去的部分或电绝缘层中的孔。该掩膜层也用于预先限定步骤835期间的N型区。因此，电绝缘层中的孔与这些以前形成的N型区自对准。本领域的技术人员应该理解步骤835中的注入顺序以及步骤840中除去部分电绝缘层的顺序可以颠倒。
同样在步骤840中，除去以前在步骤830期间形成的掩膜层。在使用两个电绝缘层的优选实施例中，腐蚀顶电绝缘层，由掩膜层限定，露出下面部分底电绝缘层。然后，除去掩膜层。接下来，腐蚀底电绝缘层，由顶绝缘层中的孔限定，露出下面部分的半导体层。因此，掩膜层直接限定了顶电绝缘层中的孔并间接限定了底电绝缘层中的孔。图12示出了步骤840(图8)之后HBT部分201的剖面图。图12中的HBT部分201包括步骤835(图8)期间形成的区225以及步骤步骤840(图8)期间形成的层1102和1103中的孔1201。
再返回到图8，在步骤845，导电层形成在半导体层上和电绝缘层的孔中。在优选实施例中，导电层具有约100-300nm的厚度，由淀积(原位)期间或淀积之后掺杂的N型硅组成。例如，砷(As)可以用于掺杂导电层中的硅。直接位于以前露出半导体层上的那部分导电层优选具有外延或晶体原子结构，直接位于电绝缘层上的那部分导电层优选具有多晶或非晶原子结构。
随后，步骤850和855期间，在导电层中形成发射极区。在步骤850中，在位于电绝缘层孔中的那部分导电层上形成掩膜层。在优选实施例中，掩膜层由光致抗蚀剂组成。图13示出了步骤850(图8)之后HBT部分201的剖面图。图13中的HBT部分201包括在步骤845(图8)期间形成的导电层1301以及在步骤850(图8)期间形成的掩膜层1302。再返回到图8，在步骤855，除去或腐蚀导电层的露出部分以露出下面的部分电绝缘层。掩膜层保护掩膜层下面的那部分导电层不受腐蚀剂腐蚀，导电层的这些部分用作异质结BiCMOS IC中HBT的发射极区。在优选实施例中，使用反应离子腐蚀剂构图导电层。
接下来，在图8的步骤860中，P型掺杂剂穿过电绝缘层的露出部分注入到下面部分半导体层内。例如，可以使用硼或氟化硼作为P型掺杂剂。以前的步骤850期间形成的掩膜层阻止了P型掺杂剂进入掩膜层下导电层的其余部分。因此，掩膜层也阻止了P型杂质注入到导电层的其余部分下面的那部分半导体层中。步骤860期间没有注入的那部分半导体层形成HBT的本征基极区，步骤860期间注入的那部分半导体层形成HBT的非本征基极区。
以前的步骤850期间形成的掩膜层用于限定步骤855期间的发射极区，也用于限定步骤860期间本征和非本征基极区之间的过渡点。因此，本征基极区的外部和非本征基极区的内部与发射极区自对准。图14示出了步骤860(图8)之后的HBT部分201的剖面图。图14中的HBT部分201包括步骤855(图8)期间形成的发射极区240，步骤860(图8)期间形成的本征基极区231和非本征基极区232。本领域的技术人员应该理解构图或形成发射极区240期间可以除去部分电绝缘层或层1102和1103。
再参考图8，在步骤865，除去以前在步骤850期间形成的掩膜层。然后，淀积由TEOS或另一氧化物组成的可选10到60nm层。该可选层用于保护发射极区和非本征基极区不受随后除去步骤805期间已形成的保护层期间使用的腐蚀剂腐蚀。
随后，在图8的步骤870期间，优选通过反应性离子腐蚀除去或腐蚀部分半导体层。在优选实施例中，形成掩膜层覆盖发射极区、本征基极区以及与本征基极区相邻的部分非本征基极区。在优选实施例中，掩膜层由光致抗蚀剂组成。图15示出了步骤870(图8)之后HBT部分201的剖面图。图15中的HBT部分201包括步骤870(图8)期间形成的TEOS层1501以及掩膜层1502。构图半导体层期间也除去可选TEOS层的露出部分。该构图步骤限定了非本征基极区的外部，并且不影响本征基极区。
然后，在图8的步骤875，除去前面步骤805期间形成的保护层。在顶层由SiN组成的两个保护层的实施例中，使用热含磷湿腐蚀剂除去由SiN组成的层，使用稀释的氢氟酸腐蚀剂除去由TEOS组成的层。以前讨论过的图5示出了步骤875(图8)之后HBT部分201的剖面图。
因此提供了一种制造异质结BiCMOS IC的改进制造方法，克服了现有技术的不足。专门用于异质级BiCMOS IC中的HBT的制造步骤模块化并与广泛使用的常规CMOS制造工艺兼容或者至少适用。可以使用常规的处理设备制造HBT，HBT的电特性比同质结双极晶体管的优越。
虽然参考具体的实施例介绍了本发明，但本领域的技术人员应该理解可以进行各种改变同时不脱离本发明的精神或范围。例如，这里提供了大量的细节，例如具体的导电类型、化学组合物、以及原子结构以帮助理解本发明，而不是限定本发明的范围。作为附加的例子，在图8的步骤805之前可以进行图8的步骤810，或者在除去部分保护层和除去掩膜层之间的步骤815期间进行图8的步骤810。作为进一步的例子，可以在图3的步骤320和330之间形成双多晶硅电容器，在图3的步骤350和360之间形成MOS晶体管中的分段沟槽。此外，这里介绍的方法可以用于制造不含任何MOS晶体管的双极IC。在该双极IC实施例中，图8中的步骤805的保护层用于保护无源器件，例如电阻器和电容器。因此，公开本发明的各实施例意在说明本发明的范围，而不是限定性的。本发明的范围仅由附带的权利要求书要求的扩展范围限定。
权利要求
1.一种集成电路的制造方法，包括在半导体衬底上形成保护层(901，902)，保护层具有露出部分半导体衬底的孔；在部分半导体衬底和保护层上形成半导体层(1101)；在半导体层上形成电绝缘层(1102，1103)，电绝缘层有孔；在部分半导体衬底中形成掺杂区(225)，形成双极晶体管的部分集电极区；在半导体层和电绝缘层中的孔上形成导电层(1301)；在导电层中限定发射极区；以及在半导体层中自对准非本征基极区的第二部分。
2.根据权利要求1的方法，其中限定发射极区包括限定半导体层中的本征基极区和非本征基极区(232)的第一部分、发射极区(240)、本征基极区(231)以及双极晶体管的非本征基极区。
3.根据权利要求1或2的方法，还包括在半导体衬底上形成栅电极(121，131)，栅电极用于MOS晶体管；在半导体衬底的表面下形成掺杂层；在半导体衬底中形成电绝缘区；在半导体衬底中形成N型阱(134)；在半导体衬底中形成P型阱(124)；在半导体衬底中形成N型源和漏区(122)；在半导体衬底中形成P型源和漏区(132)；以及在非本征基极区、发射极区以及栅电极上形成多级互连结构并电连接到非本征基极区、发射极区以及栅电极。
4.根据权利要求3的方法，其中形成保护层之前形成N型源和漏区(122)。
5.根据权利要求3或4的方法，其中使用第三掩膜层之后形成P型源和漏区(132)。
6.根据权利要求3或4或5的方法，其中使用第三掩膜层之后形成N型源和漏区。
7.根据权利要求3或4或5或6的方法，其中形成N型阱还包括在半导体衬底中同时形成另一N型阱，该另一N型阱用于集电极区的另一部分；以及形成N型源和漏区还包括同时在半导体衬底中形成N型区作为集电极区的附加部分。
8.根据权利要求1或2或3或4或5或6或7的方法，其中在形成半导体层之前在半导体衬底中形成另一掺杂区，该另一掺杂区用于集电极区的另一部分，其中使用第一掩膜层还包括使用第一掩膜层限定该另一掺杂区中的掺杂区。
9.根据权利要求8的方法，还包括形成半导体层之前退火该另一掺杂区。
10.根据权利要求8或9的方法，还包括形成半导体层期间退火该另一掺杂区。
全文摘要
一种异质结BiCMOS IC(100)的制造方法，包括形成栅电极(121，131)，在栅电极上形成保护层(901，902)，在保护层上形成半导体层(1101)，在半导体层上淀积电绝缘层(1102，1103)，使用掩膜层(1104)限定半导体层中的掺杂区(225)并限定电绝缘层中的孔(1201)，在电绝缘层上形成导电层(1301)，使用另一掩膜层(1302)限定导电层中的发射极区(240)，并限定出本征基极区(231)和部分非本征基极区(1502)，以限定导电层中非本征基极区的另一部分。
文档编号H01L21/8249GK1422439SQ01807539
公开日2003年6月4日 申请日期2001年3月28日 优先权日2000年3月30日
发明者杰伊·P·约翰, 詹姆斯·A·科盖斯诺, 林益相, 迈克尔·H·肯施罗, 维达·依尔德瑞海·伯格, 菲利浦·W·德尔, 戴维·L·斯托菲, 理查德·W·马恩特尔, 约翰·W·斯蒂尔 申请人:摩托罗拉公司