集成电路及其操作方法与制造方法
【技术领域】
[0001 ] 本发明是有关于一种集成电路及其操作方法与制造方法，且特别是有关于一种三 维存储阵列及其操作方法与制造方法。
【背景技术】
[0002] 在美国专利公开号2010/0226195的发明中，提出一具有与实际的阵列分离的Z方 向（或深度方向）译码功能的三维存储阵列。一例中，一字线（WL型结构仅电性连接位于 三维存储阵列同一阶层的晶体管的栅极，而不电性连接位于三维存储阵列不同阶层的晶体 管的栅极。另一例中，位于三维存储阵列同一阶层的NAND串行的一端是彼此电性连接，而 位于三维存储阵列不同阶层的NAND串行的一端彼此电性不连接。这些例子中，皆不执行对 于三维存储阵列的阶层的译码。取而代之地，实际的译码是由位于远程的电路来执行，该远 程电路并随后决定要选择这些NAND串行阶层中何者以进行一特定作业。复杂性即由此种 将译码阶层讯号连接至三维存储阵列不同阶层的结构与互连而生。
【发明内容】
[0003] 根据一实施例，公开一种集成电路，其包括一三维存储阵列与多个条选择线。三维 存储阵列包括多个阶层。阶层各包括一第一 NAND串行、一第二NAND串行、与连接开关晶体 管的二维阵列。第一与第二NAND串行包括存储单元及串行开关晶体管。连接开关晶体管 偶接至第一 NAND串行的串行开关晶体管其中串联的两个之间。选择线电性耦接至串行开 关晶体管与连接开关晶体管。
[0004] 根据另一实施例，公开一种集成电路，其包括多个条纹叠层、多个连接叠层、多个 导电线、与一介电层。条纹叠层各包括不同阶层的多个导电条纹。连接叠层各包括电性连 接导电条纹的不同阶层的多个导电连接。导电线与条纹叠层交错配置，且导电线中不位在 最外侧的一个是同时覆盖连接叠层。介电层配置在导电线与导电条纹之间，并配置在导电 连接与导电线之间。
[0005] 根据又另一实施例，公开一种集成电路的操作方法，其包括以下步骤。施加偏压至 一区域开关区中电性连接至多个连接开关晶体管的栅极的一区块选择线，以开启连接开关 晶体管并使连接开关晶体管之间的多个位线彼此电性导通。施加偏压至一串行开关区中电 性连接至多个串行开关晶体管的栅极的多个串行选择线，并施加偏压至不同阶层的位线， 藉此使位于相同条纹叠层上的不同阶层的串行开关晶体管具有不同的阈值电压。
[0006] 根据又再另一实施例，公开一种集成电路的制造方法，其包括以下步骤。图案化一 叠层结构，以形成多个条纹叠层与连接在条纹叠层之间的多个连接叠层。条纹叠层包括不 同阶层的多个导电条纹。连接叠层包括不同阶层的多个导电连接。进行一第一斜角掺杂工 艺，朝导电连接未接触导电条纹的多个侧壁注入一第一掺杂质至导电连接。进行一热工艺， 以使注入至导电连接中的第一掺杂质扩散至导电条纹邻接导电连接的部分中。进行一第二 斜角掺杂工艺，朝导电连接未接触导电条纹的侧壁注入一第二掺杂质至导电连接。
[0007] 为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所 附图式，作详细说明如下：
【附图说明】
[0008] 图1绘示根据一实施例的集成电路的平面图。
[0009] 图2绘示根据一实施例的集成电路的立体图。
[0010] 图3绘示根据一实施例的集成电路。
[0011] 图4至图9绘示根据一实施例的集成电路的制造流程。
[0012] 图10绘示根据一实施例的集成电路的平面图。
[0013] 【符号说明】
[0014] 102 :条纹叠层
[0015] 104:连接叠层
[0016] 1〇6 :位线
[0017] 108:介电条纹
[0018] 110:导电连接
[0019] 112:导电元件
[0020] 114:导电阶梯
[0021] 116:导电插塞
[0022] 118:开口
[0023] 120 :板叠层
[0024] 122:介电层
[0025] 124 :阶梯叠层
[0026] 126 :位线插塞
[0027] 128 :共同源极插塞
[0028] 130 :连接开关晶体管
[0029] 132:阵列区
[0030] 134 :存储单元
[0031] 136:串行开关区
[0032] 138:区域开关区
[0033] 140:串打开关晶体管
[0034] 142:串打开关晶体管
[0035] 144:串行开关晶体管
[0036] 146:串行开关晶体管
[0037] 148:串打开关晶体管
[0038] 150 :第一节点
[0039] 152 :第二节点
[0040] 154 :叠层结构
[0041] 156:接触垫
[0042] 158 :接触垫
[0043] SSLO、SSLl、SS2 :串行选择线
[0044] BSL :区块选择线
[0045] W1、W2:宽度
[0046] WL :字线
[0047] GSL :接地选择线
[0048] VLl、VLN、VBl、VBN、VWl、VWN、VSSLO、VSSLl、VSSL2、VBSL、VGSL、VCSL :偏压
【具体实施方式】
[0049] 图1绘示根据一实施例的集成电路的平面图。集成电路包括多个往Z方向延伸且 互相分开的条纹叠层102,与沿着X长轴方向连接在条纹叠层102之间的连接叠层104。如 图2所示，条纹叠层102包括在Y方向不同阶层、且于实施例中作用位线106的多个导电条 纹，其通过介电条纹108互相分开。请参照图1，连接叠层104也类似条纹叠层102,各包括 在Y方向不同阶层且通过介电连接（类似介电条纹108)分开的多个导电连接110(结构上 类似图2单一个叠层中的位线106)。导电连接110是电性连接对应阶层的位线106(或导 电条纹）。
[0050] 请参照图1，集成电路还可包括多个导电元件112,分别电性连接不同阶层的导电 连接110,并可通过填充在导电元件112与位线106之间的沟道中的介电材料（未绘示）分 开于位线106。一实施例中，导电元件112各包括导电阶梯114与导电插塞116。导电阶梯 114(电性）连接导电连接110中对应阶层的一个，并分开于位线106。导电插塞116电性 连接对应的导电阶梯114。举具有八阶层的导电连接110的例子来说，电性连接至第一阶 层导电连接110的导电插塞116,是穿过第一阶层上方的第二阶层至第八阶层导电阶梯114 的开口 118而登陆（landing)并连接至第一阶层的导电阶梯114。
[0051] 请参照图1，集成电路还可包括板叠层120,其与导电元件112分别配置在条纹叠 层102的相对侧。实施例中，介电层122 (如图2所示）覆盖在所有叠层（包括条纹叠层 102、连接叠层104、阶梯叠层124与板叠层120)上。
[0052] 请参照图1，往X方向延伸且互相分开的多个导电线是形成在叠层上的介电层 122 (图2)上，与条纹叠层102呈交错配置，并填充在条纹叠层102与阶梯叠层124、板叠层 120之间的沟道、条纹叠层102之间的沟道（如图2所示）。实施例中，导电线可包括选择 线，其包括串行选择线SSLO、SSL1、SSL2与区块选择线BSL。导电线还可包括字线WL与接 地选择线GSL。如图1所示，区块选择线BSL是同时覆盖条纹叠层102与连接叠层104。
[0053] 位线插塞126与共同源极插塞128是成对地分别配置在位线106的相对末端侧。 共同源极插塞128与位线插塞126各短接条纹叠层102中相同一个的位线106。举例来说， 共同源极插塞128与位线插塞126中最左边的一个是穿过条纹叠层102所有的位线106,而 使得不同阶层的位线106彼此电性短接。
[0054] 实施例的集成电路为一三维存储阵列，包括在Y方向上的多个阶层。请参照图3， 其绘示单一阶层的电路示意图，包括第一NAND串行、第二NAND串行、与连接开关晶体管130 的二维阵列。第一 NAND串行与第二NAND串行包括位在阵列区132中的存储单元134,以 及位在串打开关区136与区域开关区138中的串打开关晶体管140、142、144、146、148。存 储单元134是形成在位线106与字线WL之间。串行开关晶体管140、142、144 (或串行开关 晶体管146、148)是由串行选择线SSLO、SSL1、SSL2(或区块选择线BSL)、位线106与之间 的介电层122(图2)所构成，其中串行选择线SSLO、SSL1、SSL2(或区块选择线BSL)被耦 接至串彳丁开关晶体管140、142、144 (或串彳丁开关晶体管146、148)的極极。连接开关晶体管 130是由区块选择线BSL、导电连接110与之间的介电层122(图2)所构成，其中区块选择 线BSL被耦接至连接开关晶体管130的栅极。区域开关区138中的连接开关晶体管130中 最外侧的一个，被偶接至串行开关晶体管146与148之间串联的第一节点150与对应阶层 的导电阶梯114与导电插塞116(图1)。