层结构154中形成位线插塞126与共同源极插塞128,其穿过叠层结构154中所有的导 电层，藉此短接不同阶层的导电层。位线插塞126与共同源极插塞128的形成方法可包括 在叠层结构154中形成穿孔，并以导电材料例如金属或其他导电性佳的材料填充穿孔。
[0098] 请参照图5,图案化叠层结构154,以形成条纹叠层102、连接在条纹叠层102之间 的连接叠层104、以及与连接叠层104相连的阶梯叠层124与板叠层120。一实施例中，调 整区域开关区138(图1与图3)的串行开关晶体管146、148与连接开关晶体管130具有不 同的阈值电压的方法，是通过刻蚀工艺，控制导电连接110与位线106分别具有不同的宽度 Wl、W2(临界尺寸⑶）。举例来说，导电连接110的宽度Wl可设计成比位线106的宽度W2 小，藉此使串行开关晶体管146、148 (图3)的阈值电压Vt小于连接开关晶体管130。而连 接位线106的导电连接110能强化具有大的深宽比值的位线106,避免位线106发生倒塌的 问题，也避免因位线106倒塌造成产品良率下降的问题。
[0099] 请参照图6, 一实施例中，进行第一斜角掺杂工艺，朝连接叠层104 (或导电连接 110)未接触条纹叠层102 (或含硅材料例如多晶硅材料的位线106)(或未被条纹叠层102 遮蔽）的侧壁注入第一掺杂质至导电连接110。然后，在所有叠层上形成介电层122(可参 照图2)。一实施例中，介电层122为氧化物-氮化物-氧化物（ONO)多层叠层，其形成方 法可涉及热工艺，通过此热工艺，能将注入至导电连接110中的第一掺杂质扩散至位线106 邻接导电连接110的部分中。然后，进行第二斜角掺杂工艺，朝连接叠层1〇4(或导电连接 110)未接触条纹叠层102 (或位线106)(或未被条纹叠层102遮蔽）的侧壁注入第二掺杂 质至导电连接110。一实施例中，举例来说，由于第二斜角掺杂工艺之后并未进行热工艺，因 此其掺杂的区域是限制在比第一斜角掺杂工艺更狭窄的区域中，例如限制在导电连接110 的区域中，而未扩散至位线106。通过上述第一斜角掺杂工艺、热工艺与第二斜角掺杂工艺， 可调整区域开关区138(图1或图3)的串行开关晶体管146、148与连接开关晶体管130具 有不同的阈值电压。一实施例中，第一斜角掺杂工艺是用以N+型掺杂区，第二斜角掺杂工 艺是用以P-型掺杂区，藉此使串行开关晶体管146U48的阈值电压小于连接开关晶体管 130。一实施例中，可同时使用上述掺杂方法与参照图5说明的宽度Wl、W2设计，来调变串 行开关晶体管146、148与连接开关晶体管130的阈值电压。
[0100] 请参照图7,形成导电线，其包括串行选择线SSL0、SSL1、SSL2、区块选择线BSL、字 线WL与接地选择线GSL。方法可包括形成导电材料覆盖如图6所示的结构上，并填充结构 中不同元件之间的沟道，然后，利用刻蚀工艺图案化导电材料，藉此形成串行选择线SSL0、 SSLUSSL2、区块选择线BSL、字线WL与接地选择线GSL。刻蚀的方式可以直接刻蚀、或孔洞 形式的刻蚀工艺达成。实施例中，所有的导电线皆覆盖在各叠层的上表面上，并不需要对例 如串行选择线SSLO、SSL1、SSL2进行额外的刻蚀步骤，来移除位在叠层的上表面上的部分 以形成岛状的串行选择线，因此，工艺简单的成本低。
[0101] 请参照图8,可利用刻蚀工艺移除部分的阶梯叠层124,以形成分别露出不同阶层 的导电阶梯114的开口 118。
[0102] 请参照图9,形成导电插塞116,其分别连接至不同阶层的导电阶梯114。导电插塞 116的形成方法可包括，以介电材料填充开口 118,然后例如以刻蚀工艺移除部分的介电材 料以形成露出不同阶层的导电阶梯114的穿孔。然后，利用导电材料填充穿孔以形成导电 插塞116。实施例中，可以导电性佳的材料例如金属，形成接触垫（如156U58)于露出的位 线插塞126、共同源极插塞128与导电插塞116上。
[0103] 图10绘示根据一实施例的集成电路的平面图，其与图1所示的集成电路差异在 于，区块选择区中的导电连接110是以错开的排列方式连接在位线106之间。相较于图1， 图10的设计对于参照图6所述的斜角掺杂工艺是具有较大的工艺窗口，以形成阈值电压较 大的导电连接110。
[0104] 综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所 属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润 饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1. 一种集成电路，包括： 一三维存储阵列，包括多个阶层，这些阶层各包括一第一NAND串行、一第二NAND串行、 与连接开关晶体管的二维阵列，这些第一与第二NAND串行包括存储单元及串行开关晶体 管，这些连接开关晶体管偶接至该第一NAND串行的这些串行开关晶体管其中串联的两个 之间；以及 多个条选择线，电性耦接至这些串行开关晶体管与这些连接开关晶体管。2. 根据权利要求1所述的集成电路，其中这些连接开关晶体管其中一个被耦接在该第 一NAND串行的这些串行开关晶体管其中串联的该两个之间的一第一节点与该第二NAND串 行的这些串行开关晶体管其中串联的两个之间的一第二节点之间。3. 根据权利要求1所述的集成电路，包括这些存储单元所在的一阵列区，这些串行开 关晶体管其中一部分所在的一串行开关区，以及这些串行开关晶体管其中另一部分与这些 连接开关晶体管所在的一区域开关区，其中该区域开关区位于该阵列区与该串行开关区之 间，该区域开关区中的这些串行开关晶体管的阈值电压小于这些连接开关晶体管。4. 根据权利要求1所述的集成电路，其中， 该区域开关区中的这些串行开关晶体管的通道宽度大于这些连接开关晶体管；及/或 该区域开关区中的这些串行开关晶体管的有源区导电型是相反于这些连接开关晶体 管。5. -种集成电路，包括： 多个条纹叠层，各包括不同阶层的多个导电条纹； 多个连接叠层，各包括电性连接这些导电条纹的不同阶层的多个导电连接； 多个导电线，与这些条纹叠层交错配置，且这些导电线中不位在最外侧的一个是同时 覆盖这些连接叠层；以及 一介电层，配置在这些导电线与这些导电条纹之间，并配置在这些导电连接与这些导 电线之间。6. 根据权利要求5所述的集成电路，其中这些导电条纹用作位线，这些导电线包括： 多个串行选择线； 多个字线； 一区块选择线，配置于这些串行选择线与这些字线之间，该区块选择线与这些位线交 错配置，并同时覆盖这些导电连接； 一接地选择线，配置在这些字线相对于该区块选择线的一侧，该集成电路更包括： 多个位线插塞； 多个共同源极插塞，与这些位线插塞成对地分别配置在这些位线的相对末端侧，这些 共同源极插塞与这些位线插塞各短接这些条纹叠层中相同一个的这些导电条纹；以及 多个导电元件，分别电性连接不同阶层的这些导电连接，并分开于这些导电条纹，这些 导电元件各包括： 一导电阶梯，连接这些导电连接中对应阶层的一个，并分开于这些导电条纹；以及 一导电插塞，连接该导电阶梯。7. 根据权利要求5所述的集成电路，其中， 这些导电连接的宽度小于这些导电条纹的宽度；或/及 这些导电连接的导电型是相反于这些导电条纹邻接这些导电连接的部分。8. -种集成电路的操作方法： 施加偏压至一区域开关区中电性连接至多个连接开关晶体管的栅极的一区块选择线， 以开启这些连接开关晶体管并使这些连接开关晶体管之间的多个位线彼此电性导通；以及 施加偏压至一串行开关区中电性连接至多个串行开关晶体管的栅极的多个串行选择 线，并施加偏压至不同阶层的这些位线，藉此使位于相同条纹叠层上的不同阶层的这些串 行开关晶体管具有不同的阈值电压。9. 一种集成电路的制造方法，包括： 图案化一叠层结构，以形成多个条纹叠层与连接在这些条纹叠层之间的多个连接叠 层，这些条纹叠层包括不同阶层的多个导电条纹，这些连接叠层包括不同阶层的多个导电 连接； 进行一第一斜角掺杂工艺，朝这些导电连接未接触这些导电条纹的多个侧壁注入一第 一掺杂质至这些导电连接； 进行一热工艺，以使注入至这些导电连接中的该第一掺杂质扩散至这些导电条纹邻接 这些导电连接的部分中；以及 进行一第二斜角掺杂工艺，朝这些导电连接未接触这些导电条纹的这些侧壁注入一第 二掺杂质至这些导电连接。10. 根据权利要求9所述的集成电路的制造方法，包括利用该热工艺形成一介电层于 该连接叠层与条纹叠层上，其中该第一掺杂质与该第二掺杂质具有不同的导电型。
【专利摘要】本发明公开了一种集成电路及其操作方法与制造方法。集成电路包括一三维存储阵列与多个条选择线。三维存储阵列包括多个阶层。阶层各包括一第一NAND串行、一第二NAND串行、与连接开关晶体管的二维阵列。第一与第二NAND串行包括存储单元及串行开关晶体管。连接开关晶体管偶接至第一NAND串行的串行开关晶体管其中串联的两个之间。选择线电性耦接至串行开关晶体管与连接开关晶体管。
【IPC分类】H01L23/528, H01L21/768, H01L27/115
【公开号】CN105206610
【申请号】CN201410254318
【发明人】李冠儒
【申请人】旺宏电子股份有限公司
【公开日】2015年12月30日
【申请日】2014年6月10日