专利名称：用于内存上全芯片器件设计方法
技术领域：
本发明是有关于一种器件设计方法，且特别是有关于一种用于内存上全芯片器件设计方法。
一般内存主要是由存储器存储单元阵列(memory cell array)以及逻辑部分(logic part)所构成。由于内存中具有相当多的模拟电路(analog circuit)、长度很长的配线(long wire)以及逻辑部分，因此一般内存多采用由下至上的设计方式。然而，已有人提出内存中的逻辑部分可使用由上至下的方式进行设计，但模拟电路的部分仍无法使用由上至下的设计方式，故仅针对逻辑部分以由上至下的方式进行设计仍无法符合全芯片自动化设计(full chip automation design)的需求。
首先请参照
图1A与图1B，其绘示为公知内存的设计流程图。公知将存储器存储单元阵列与逻辑部分分开进行设计。在存储器存储单元的部分包括了线路设计(schematic design)100、Hard macro布局102、全芯片绕线104与Tape out 106的步骤。
接着请参照图1B，其绘示为公知逻辑的设计流程图。公知逻辑设计流程包括了高阶硬件描述语言编程110、合成(synthesis)112、自动绕线114以及Tape out 116的步骤。
接着请参照图2，其绘示为公知内存的设计流程图。在存储器存储单元阵列包括了线路设计200以及Hard macro布局与功能描述202的步骤。而逻辑部分则包括了高阶硬件描述语言编程204、合成206。之后，将存储器存储单元阵列与逻辑部分合并，以搭配Hard macro进行全芯片绕线208，最后则为Tape out 210的步骤。由于整体设计拆解成两部分进行，且构成Hard macro的模拟设计(analog schematic)必须以人工方式进行绕线设计。
公知内存的设计流程中，在存储器存储单元阵列中Hard macro，包括脉冲产生器(pulse generator)、电容、电阻、晶体管以及高压器件等必须事先进行设计，之后再搭配Hard macro进行全芯片绕线(routing)时，其绕线设计的弹性将受到相当大的限制。因此，整体设计无法完全自动化将会导致设计时间拉长、进度迟缓的现象。
此外，目前的自动配置与绕线工具(auto placement & routing tool，APR tool)，例如Avanti公司的Apollo或是Cadence公司的SE软件，并无法在超过2个电源线路(同一芯片中)的情况下进行自动绕线，然而以一般的闪存数组的设计为例，其皆为具有2个以上的电源线路(high voltage circuit)。因此，在同一芯片中具有超过2个电源线路的情况下，其绕线仍然必须以半人工的方式进行。
为了达到本发明的上述目的，提出一种用于内存上全芯片器件设计方法，将Hard macro中的器件拆成晶体管层次的器件，以进行自动化的设计。在超过2个电源线路的情况下，通过自动绕线软件提供多个旁通的线路以作为VSS与VDD，其中VSS与VDD为软件可辨识的两个电源(power)，而将多个电源线路当作信号线路进行绕线，以达到将Hard macro中所有器件进行自动绕线的目的。换言之，也就是凭借自动配置与绕线工具同时对逻辑门层次部分与晶体管层次部分进行自动绕线。
本发明的用于内存上全芯片器件设计方法，将上述Hard macro中的线路设计转换成例如verilog或EDIF的格式之后，将其与Hardmacro以外的其它部分(如逻辑部分)结合。结合之后，进行全芯片的配置与绕线设计以及全芯片后设计合成(post-layout synthesis)，即完成全芯片的自动化配置与绕线。
本发明中，以单体自动绕线方式(cell base auto-routing)对高压器件(high voltage device)，例如N型金氧半晶体管、P型金氧半晶体管以及由N型与P型金氧半晶体管所构成的反向器(inverter)进行自动绕线方式。
本发明中，将整个N型金氧半晶体管、P型金氧半晶体管以及反向器的尺寸定义为标准单元(standard cell)的整数倍(也可为非整数倍，视软件而定)，并在其上进行绕线。提供多个旁通的线路以作为VSS与VDD，其中VSS与VDD为软件可辨识的两个电源(power)，而将其中的阱接触(well contact)当作信号线路进行绕线。
为让本发明的上述目的、特征以及优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下
图7绘示为依照本发明一较佳实施例用于内存上全芯片器件中N型基底上的单电源N型金氧半晶体管；图8绘示为依照本发明一较佳实施例用于内存上全芯片器件中N型基底上的单电源P型金氧半晶体管。标示说明100、200、300线路设计102Hard macro布局104全芯片绕线106、116、210、314Tape out110、204、304高阶硬件描述语言编程112、206、306合成114自动绕线202Hard macro布局与功能描述208搭配Hard macro进行全芯片绕线302将线路设计转换为verilog或EDIF格式308全芯片的netlist结合310全芯片配置与绕线设计312全芯片后设计合成400、500、600N型基材底401、501、601、701、801绕线边界402、702、802P阱404、504、604a、604b源极/漏极406、506、606a、606b阱接触408、508、608a、608b栅极410、412、510、512、610、612线路
704、706、804、806线路414、514、516、614、616信号线路415、515、615、517、617插塞502a、602aP阱502b、602a深P阱518、618N阱708N型金氧半808P型金氧半通常Hard macro由脉冲产生器、电容、电阻、晶体管以及高压器件等集中设计而构成，故对公知技术而言这些器件皆为无法合成(non-synthesis able)的。然而，本实施例中凭借自动配置与绕线工具同时对逻辑门层次部分、晶体管层次部分以及其它不可合成电路部分同时进行自动绕线。换言之，本实施例在线路设计300的步骤中，将Hard macro中拆成多个晶体管层次的器件以进行自动化的设计，而其它不可合成电路部分也以类似方式进行设计，其作法详述如下。
在同一芯片超过2个电源线路的情况下，以单体自动绕线的方式(cell base auto-routing)进行绕线。本实施例通过自动绕线软件，例如是Avanti公司的Apollo或是Cadence公司的SE，提供多个旁通的线路以作为VSS与VDD，其中VSS与VDD为软件可辨识的两个电源(power)，并将超过2个的电源线路当作信号线路而进行绕线，以达到将Hard macro中所有器件进行自动绕线的目的。将超过2个的电源线路当作信号线路进行绕线不但能够突破自动配置与绕线工具(APR Tool)仅能辨识两个电源的瓶颈，且能够对Hard macro中的各个器件进行自动绕线。上述仅以Apollo软件或SE软件作为说明，但并非限定本发明仅适用于此软件。
本发明的用于内存上全芯片器件设计方法，将上述Hard macro中的线路设计转换成例如verilog或EDIF的格式之后，将其与Hardmacro以外的其它部分(如逻辑部分)结合。而在结合之后，进行全芯片的配置与绕线设计以及全芯片后设计合成(post-layoutsynthesis)，即完成全芯片的自动化配置与绕线。
此外，Hard macro中有关脉冲产生器、电容、电阻、晶体管以及高压器件的输入容量(input C)、配线延伸的负荷(fan-out load)、最大电容(maximum capacitance)以及时间信息(timing information)等皆记录于.lib的档案中。
接着请参照图4，其绘示为依照本发明一较佳实施例用于内存上全芯片器件中N型基底上的多电源N型金氧半晶体管。N型基底400中具有一P阱402。P阱402接近基底400的表面具有一源极/漏极404与一阱接触(well contact)406，而在N型基底400上具有一栅极408。
凭借自动绕线软件(APR Tool)，例如是例如Avanti公司的Apollo或是Cadence公司的SE软件，在绕线边界(PR boundary)401内提供多个旁通的线路410、412，线路410、412例如是与VSS与VDD的电压连接，其中VSS与VDD为软件可辨识的两个电源(power)，并将电源线路当作信号线路414进行绕线。其中，信号线路414例如是凭借一插塞415与阱接触406，且信号线路414与一电压VDP连接，如此，即可达到将Hard macro中所有器件进行自动绕线的目的。
接着请参照图5，其绘示为依照本发明一较佳实施例用于内存上全芯片器件中N型基底上的多电源P型金氧半晶体管。N型基底500中具有一P阱502a以及一深P阱502b，而在P阱502a与深P阱502b内具有一N阱518。其中，在N阱518靠近基底500表面具有一源极/漏极504与一阱接触506，而在N型基底500上具有一栅极508。
凭借自动绕线软件，例如是例如Avanti公司的Apollo或是Cadence公司的SE软件，于绕线边界(PR boundary)501内提供多个旁通的线路510、512，线路510、512例如是与VSS与VDD的电压连接，其中VSS与VDD为软件可辨识的两个电源，并将电源线路当作信号线路514、516进行绕线。其中，信号线路514例如是凭借插塞515与P阱502a电性连接，且信号线路514与一电压VDP连接，而信号线路516例如是凭借插塞517与阱接触506电性连接，且信号线路516与一电压VB连接，如此即可对Hard macro中所有器件进行自动绕线的目的。
接着请参照图6，其绘示为依照本发明一较佳实施例用于内存上全芯片器件中N型基底上的反向器。N型基底600中具有一P阱602a及一深P阱602b，而在P阱602a与深P阱602b内具有一N阱618。其中，在P阱602a靠近基底600表面具有一源极/漏极604a与一阱接触606a，且在P阱上方具有一栅极608a。此外，在N阱618靠近基底600表面具有一源极/漏极604b与一阱接触606b，且在N型基底600表面具有一源极/漏极604b。
凭借自动绕线软件，例如是例如Avanti公司的Apollo或是Cadence公司的SE软件，于绕线边界(PR boundary)601内提供多个旁通的线路610、612，线路610、612例如是与VSS与VDD的电压连接，其中VSS与VDD为软件可辨识的两个电源，并将电源线路当作信号线路614、616进行绕线。其中，信号线路614例如是凭借插塞615与P阱602a电性连接，且信号线路614与一电压VDP连接，而信号线路616例如是凭借插塞617与阱接触606电性连接，且信号线路616与一电压VB连接，如此即可对Hard macro中所有器件进行自动绕线的目的。
接着请参照图7，其绘示为依照本发明一较佳实施例用于内存上全芯片器件中N型基底上的单电源N型金氧半晶体管。N型基底700中具有一P阱702，P阱分布的区域如图所示，而在P阱702于基底700表面上具有一N型金氧半晶体管708。
凭借自动绕线软件，例如是例如Avanti公司的Apollo或是Cadence公司的SE软件，在绕线边界(PR boundary)701内提供多个的线路704、706。其中，线路704、706例如配置于绕线边界的边缘，线路704与VSS的电压连接，而线路706例如配置于P阱702上方而与VDD的电压连接。上述VSS与VDD为软件可辨识的两个电源。
最后请参照图8，其绘示为依照本发明一较佳实施例用于内存上全芯片器件中N型基底上的单电源P型金氧半晶体管。N型基底800中具有一P阱802，P阱分布的区域如图所示，而在P阱802分布区域以外的基底800表面上具有一P型金氧半晶体管808。
凭借自动绕线软件，例如是例如Avanti公司的Apollo或是Cadence公司的SE软件，于绕线边界(PR boundary)801内提供多个的线路804、806。其中，线804、806例如配置于绕线边界的边缘，线路804与VSS的电压连接，而线路806例如配置于P阱802上方而与VDD的电压连接。上述VSS与VDD为软件可辨识的两个电源。
上述实施例中，仅以N型基底(N-type substrate)上单电源或多电源的P型金氧半晶体管、N型金氧半晶体管以及反向器作为说明，但并非限定本发明。本发明也可应用在P型基底上的器件设计。
综上所述，本发明用于内存上的全芯片器件设计方法至少具有下列优点1.本发明用于内存上的全芯片器件设计方法，将Hard macro打散成晶体管层次的器件以进行自动绕线，克服公知Hard macro本身无法自动化绕线的瓶颈。
2.本发明用于内存上的全芯片器件设计方法中，提供作为VSS与VDD的线路后，再将其它电源线路当作信号线路进行绕线，克服自动绕线软件只能辨认两个电源(power)的限制。
3.本发明用于内存上的全芯片器件设计方法中，凭借自动配置与绕线工具同时对逻辑门层次部分、晶体管层次部分以及其它不可合成电路部分进行自动绕线，可以大幅度的缩短器件设计的时间。
虽然本发明已以一较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求书所界定为准。
权利要求
1.一种用于内存上全芯片器件设计方法，其特征在于至少包括提供一自动配置与绕线软件；以该自动配置与绕线软件对一逻辑门层次部分、一晶体管层次部分以及一不可合成电路部分进行一自动绕线，其中该自动绕线包括提供至少一旁通线路以作为VSS、VDD，其中VSS、VDD为该自动配置与绕线软件所能辨识的电源；于该自动配置与绕线软件中，将该些电源线路指定为信号线路进行自动绕线；将该逻辑门层次部分、该晶体管层次部分以及该不可合成电路部分的绕线合并，以达到全芯片绕线自动化的目的。
2.如权利要求1所述的用于内存上全芯片器件设计方法，其特征在于其中该自动配置与绕线软件包括Apollo软件、SE软件。
3.如权利要求2所述的用于内存上全芯片器件设计方法，其特征在于其中该器件的尺寸为该自动配置与绕线软件中一标准单元的整数倍。
4.如权利要求3所述的用于内存上全芯片器件设计方法，其特征在于其中该些旁通线路配置于该标准单元的边缘。
5.如权利要求2所述的用于内存上全芯片器件设计方法，其特征在于；其中该器件的尺寸为该自动配置与绕线软件所允许的倍数。
6.如权利要求2所述的用于内存上全芯片器件设计方法，其特征在于其中该自动配置与绕线软件所允许的倍数包括1.1倍、1.2倍、1.3倍以及1.4倍。
7.如权利要求1所述的用于内存上全芯片器件设计方法，其特征在于其中该晶体管层次部分包括一多电源P型金氧半晶体管、一单电源P型金氧半晶体管、一多电源N型金氧半晶体管、一单电源N型金氧半晶体管，以及一反向器。
8.如权利要求1所述的用于内存上全芯片器件设计方法，其特征在于其中该不可合成电路部分包括一电阻、一电感、一电容。
9.一种用于模拟电路上全芯片器件设计方法，其特征在于至少包括提供一自动配置与绕线软件；以该自动配置与绕线软件对一逻辑门层次部分、一晶体管层次部分以及一不可合成电路部分进行一自动绕线，其中该自动绕线包括提供至少一旁通线路以作为VSS、VDD，其中VSS、VDD为该自动配置与绕线软件所能辨识的电源；于该自动配置与绕线软件中，将该些电源线路指定为信号线路进行自动绕线；将该逻辑门层次部分、该晶体管层次部分以及该不可合成电路部分的绕线合并，以达到全芯片绕线自动化的目的。
10.如权利要求9所述的用于内存上全芯片器件设计方法，其特征在于其中该自动配置与绕线软件包括Apollo软件、SE软件。
11.如权利要求10所述的用于内存上全芯片器件设计方法，其特征在于其中该器件的尺寸为该自动配置与绕线软件中一标准单元的整数倍。
12.如权利要求11所述的用于内存上全芯片器件设计方法，其特征在于其中该些旁通线路配置于该标准单元的边缘。
13.如权利要求10所述的用于内存上全芯片器件设计方法，其特征在于其中该器件的尺寸为该自动配置与绕线软件所允许的倍数。
14.如权利要求10所述的用于内存上全芯片器件设计方法，其特征在于其中该自动配置与绕线软件所允许的倍数包括1.1倍、1.2倍、1.3倍以及1.4倍。
15.如权利要求9所述的用于内存上全芯片器件设计方法，其特征在于；其中该晶体管层次部分包括一多电源P型金氧半晶体管、一单电源P型金氧半晶体管、一多电源N型金氧半晶体管、一单电源N型金氧半晶体管，以及一反向器。
16.如权利要求9所述的用于内存上全芯片器件设计方法，其特征在于其中该不可合成电路部分包括一电阻、一电感、一电容。
17.一种单体自动绕线方式，适于对一器件进行自动绕线，该器件具有复数个电源线路，其特征在于该方法包括提供一自动配置与绕线软件；提供复数个旁通线路以作为VSS与VDD，其中VSS与VDD为该自动配置与绕线软件所能辨识的电源；于该自动配置与绕线软件中，将该些电源线路指定为信号线路进行自动绕线。
18.如权利要求17所述的用于内存上全芯片器件设计方法，其特征在于其中该自动配置与绕线软件包括Apollo软件、SE软件。
19.如权利要求18所述的用于内存上全芯片器件设计方法，其特征在于其中该器件的尺寸为该自动配置与绕线软件中一标准单元的整数倍。
20.如权利要求19所述的用于内存上全芯片器件设计方法，其特征在于其中该些旁通线路配置于该标准单元的边缘。
21.如权利要求18所述的用于内存上全芯片器件设计方法，其特征在于其中该器件的尺寸为该自动配置与绕线软件所允许的倍数。
22.如权利要求18所述的用于内存上全芯片器件设计方法，其特征在于其中该自动配置与绕线软件所允许的倍数包括1.1倍、1.2倍、1.3倍以及1.4倍。
23.如权利要求17所述的用于内存上全芯片器件设计方法，其特征在于其中该晶体管层次部分包括一多电源P型金氧半晶体管、一单电源P型金氧半晶体管、一多电源N型金氧半晶体管、一单电源N型金氧半晶体管，以及一反向器。
24.如权利要求17所述的用于内存上全芯片器件设计方法，其特征在于其中该不可合成电路部分包括一电阻、一电感、一电容。
全文摘要
一种用于内存上全芯片器件设计方法，将Hardmacro中的器件拆成晶体管层次的器件，以进行自动化的设计。在超过2个电源线路的情况下，提供多个旁通的线路以作与V
文档编号H01L21/82GK1442897SQ02106808
公开日2003年9月17日 申请日期2002年3月5日 优先权日2002年3月5日
发明者许佑铭, 林元泰, 林诗芸 申请人:力旺电子股份有限公司