专利名称：可增加穿透电压的高压组件及其与低压组件制程匹配的制作方法
技术领域：
本发明有关于一种低压组件与高压组件的整合制程，特别有关一种应用于线宽缩小设计下的高压组件及其与低压组件制程匹配的制作方法，可以增加高压组件的穿透电压(punch through voltage)以及主体-汲极电压(bulk-drainvoltage，VBD)。
背景技术：
于现今半导体技术中，为了达成单芯片系统(single-chip system)的操作，将控制器、内存、低压操作的电路以及高压操作的功率组件高度整合至单一芯片上，其中功率组件的研发种类包含有垂直式功率金氧半晶体管(VDMOS)、绝缘闸极双载子晶体管(IGBT)、横向式功率晶体管(LDMOS)等几种，其研发目的在于提高电源转换效率来降低能源的损耗。由于在单一芯片上需同时提供具有不同崩溃电压要求的高压组件以及低压组件，因此如何整合半导体制程以使高压组件制程可与低压组件制程匹配成为当前重要的问题。
在传统的高压组件制程中，利用硅基底上的多晶硅闸极作为罩幕，以于硅基底中形成一自行对准的源/汲极区，其提供作为一双扩散汲极(doublediffused drain，DDD)结构。一般而言，为了要抑制热电子效应并增加源/汲极区的崩溃电压，会先在硅基底的源/汲极区的下方形成一轻掺杂汲极(lightdoped drain，LDD)结构，再由一高温驱动制程完成DDD结构。但是，在高压组件以及低压组件的制程整合中，由于两者的结构与热预算不同，因此在对高压组件区域的LDD结构进行高温驱动制程以形成DDD结构的过程中，会影响到低压组件区域的扩散区域而无法确保其电性品质的稳定性。
美国专利第6,509,243号提出一种低压组件与高压组件的整合制程，以下配合所附图1A至图1E作详细说明。如图1A所示，一半导体硅基底10表面上定义有一高压组件区域12H以及一低压组件区域12L。首先，于半导体硅基底10表面上沉积一氮化硅绝缘层16，再将氮化硅绝缘层16的图案定义于高压组件区域12H以及低压组件区域12L的范围内，以暴露一预定隔离区域。然后，进行氧化制程，可于半导体硅基底10的暴露的预定隔离区域上长成一氧化层，用来作为一场氧化隔离区域14，其可区隔高压组件区域12H低压组件区域12L。然后，如图1B所示，于半导体硅基底10表面上覆盖一光阻层18，仅暴露出高压组件区域12H的预定源/汲极区域。而后，进行离子布植制程，以于高压组件区域12H的暴露区域的半导体硅基底10表面形成一轻掺杂区域20。接着，如图1C所示，依序将光阻层18以及氮化硅绝缘层16去除之后，进行一高温驱动制程，可促使轻掺杂区域20向下扩散至半导体硅基底10内部并横向扩散至场氧化隔离区域14下方，而成为一梯度扩散区域20a。
然后，如图1D所示，分别于高压组件区域12H以及低压组件区域12L内形成一高压组件的闸极结构26H以及一低压组件的闸极结构26L，其中每个闸极结构26H、26L由一闸极氧化层22以及一多晶硅闸极层24所构成，而且上述的梯度扩散区域20a位于闸极结构26H外围的半导体硅基底10中。接着，如图1E所示，利用一光阻遮蔽高压组件区域12H之后，利用闸极结构26L作为罩幕以进行一轻掺杂离子布植制程，以于低压组件区域12L的半导体硅基底10中形成一LDD结构28。随后，去除高压组件区域12H的光阻遮蔽之后，分别于闸极结构26H、26L的侧壁上形成一侧壁子30，再利用闸极结构26H、26L以及侧壁子30作为罩幕以进行一重掺杂离子布植制程，可于高压组件区域12L的梯度扩散区域20a中形成一重掺杂区域32H，并可同时于低压组件区域12L的LDD结构28中形成一源/汲极扩散区域32L。如此一来，在高压组件区域12H中，梯度扩散区域20a以及重掺杂区域32H的组合构成为一DDD结构。
然而，在高压组件的线宽缩小的设计下，上述技术同时进行高压组件区域12H以及低压组件区域12L的重掺杂离子布植制程，不易控制高压组件的块体-汲极电压(bulk-drain voltage，VBD)。而且，随着通道长度变短，若无法改善高压组件制程以增加源/汲极的有效距离，还会遭遇到电子穿透(punch through)问题。
发明内容
有鉴于此，本发明的目的在于提供一种应用于线宽缩小设计下的高压组件及其与低压组件制程匹配的制作方法，可于不同步骤中进行高压组件与低压组件的重掺杂离子布植制程，且可增加高压组件的源/汲极的有效距离以加长有效通道距离，进而增加高压组件的穿透电压(punch through voltage)以及主体-汲极电压(bulk-drain voltage，VBD)。
为达成上述目的，本发明提供一种可增加穿透电压的高压组件及其与低压组件制程匹配的制作方法。一半导体硅基底，其表面上定义有一高压组件区域。一闸极结构，形成于该高压组件区域内。一轻掺杂区域，形成于该闸极结构侧边的该半导体硅基底内。一侧壁子，形成于该闸极结构的侧壁上。一重掺杂区域，形成于该侧壁子侧边的该轻掺杂区域内，该重掺杂区域与该相邻的侧壁子之间维持有一横向间距。
其中，该轻掺杂区域以及该重掺杂区域内具有相同导电型式的掺质，该闸极结构由一闸极绝缘层以及一闸极导电层所构成。该半导体硅基底表面上另外定义有一低压组件区域，且包含有一氧化隔离区域用以区隔该低压组件区域以及该高压组件区域。一自动对准金属硅化物形成于该闸极结构、该轻掺杂区域以及该重掺杂区域的表面上。
为达成上述目的，本发明提供一种可增加穿透电压的高压组件与低压组件制程匹配的制作方法，包括下列步骤提供一半导体硅基底，其表面上定义有一低压组件区域以及一高压组件区域，其中该低压组件区域以及该高压组件区域中分别制作有一闸极结构、一轻掺杂区域形成于该闸极结构侧边的该半导体硅基底内以及一侧壁子形成于该闸极结构的侧壁上；形成一第一光阻层，覆盖该高压组件区域；进行一第一重掺杂离子布植制程，以于该低压组件区域的侧壁子侧边的该轻掺杂区域内形成一第一重掺杂区域；去除该第一光阻层；形成一光阻保护氧化层，覆盖该低压组件区域以及该高压组件区域的整个表面；形成一第二光阻层，覆盖该低压组件区域；以及进行一第二重掺杂离子布植制程，以于该高压组件区域的侧壁子表面的该光阻保护氧化层侧边的该轻掺杂区域内形成一第二重掺杂区域，其中该第二重掺杂区域与该相邻的侧壁子之间维持有一横向间距。去除该第二光阻层；去除该光阻保护氧化层；以及进行一自动对准硅化制程，以于该闸极结构、该轻掺杂区域以及该重掺杂区域的暴露表面上形成一自动对准金属硅化物。
图1A至图1E显示习知低压组件与高压组件的整合制程的剖面示意图。
图2A至图2E显示本发明低压组件与高压组件的整合制程的剖面示意图。
图号说明半导体硅基底 10 高压组件区域 12H低压组件区域 12L场氧化隔离区域14氮化硅绝缘层 16 光阻层18轻掺杂区域 20 梯度扩散区域 20a闸极结构 26H、26L LDD结构 28侧壁子 30 重掺杂区域32H源/汲极扩散区域 32L半导体硅基底 40 低压组件区域 42L高压组件区域 42H场氧化隔离区域44闸极绝缘层 46 闸极导电层48闸极结构 50L、50H 轻掺杂区域52侧壁子 54 第一光阻层56第一重掺杂区域 58 光阻保护氧化层60第二光阻层 62 第二重掺杂区域64自动对准金属硅化物层66
具体实施例方式
请参阅图2A至图2E，其显示本发明低压组件与高压组件的整合制程的剖面示意图。
首先，如图2A所示，提供一半导体硅基底40，其表面上定义有一低压组件区域42L以及一高压组件区域42H，且包含有一场氧化隔离区域44用以区隔高压组件区域42H低压组件区域42L。而且在低组件区域42L以及高压组件区域42H内的半导体硅基底40表面上，分别制作有一低压组件的闸极结构50L以及一高压组件的闸极结构50H，且闸极结构50L、50H周围的半导体硅基底40内分别制作有一轻掺杂区域52，例如N-离子掺杂区域。其中，每个闸极结构50L、50H由一闸极绝缘层46以及一闸极导电层48所构成，而且闸极结构50L、50H的侧壁上制作有一侧壁子54。本发明不限定场氧化隔离区域44、轻掺杂区域52、闸极结构50L、50H以及侧壁子54的制作方法、顺序与材质。
然后，如图2B所示，于半导体硅基底40表面上提供一第一光阻层56，用以覆盖高压组件区域42H，并暴露低压组件区域42L。随后，进行一第一重掺杂离子布植制程57，例如N+离子掺杂制程，利用低压组件的闸极结构50L以及侧壁子54作为罩幕，可于轻掺杂区域52的暴露部份区域中形成一第一重掺杂区域58，例如N+离子掺杂区域。如此一来，在低压组件区域42L内，第一重掺杂区域58用作为一源/汲区域，而轻掺杂区域52用作为一LDD结构。
接着，如图2C所示，将第一光阻层56去除之后，于半导体硅基底40的表面上沉积一光阻保护氧化(resist protection oxide，RPO)层60，用以覆盖低压组件区域42L以及高压组件区域42H。然后，如图2D所示，先提供一第二光阻层62以覆盖低压组件区域42L，再进行一第二重轻离子布植制程63，例如N+离子掺杂制程，利用高压组件的闸极结构50H、侧壁子54以及一部份的RPO层60作为罩幕，可于轻掺杂区域52的暴露部份区域中形成一第二重掺杂区域64，例如N+离子掺杂区域。随后可进行一高温驱动制程，促使轻掺杂区域52向下扩散至半导体硅基底40内部并横向扩散至场氧化隔离区域44下方，而成为一梯度扩散区域52a。如此一来，在高压组件区域42H中，梯度扩散区域52a以及第二重掺杂区域64的组合构成为一DDD结构。由于侧壁子54表面的RPO层60可以作为作为第二重轻离子布植制程63的罩幕，因此作为源/汲极区域的第二重掺杂区域64的有效距离L会随着RPO层60的厚度增加而变长，可增有效通道长度，进而改善高压组件的穿透电压(punch through voltage)以及主体一汲极电压(bulk-drain voltage，VBD)。
最后，如图2D所示，依序将第二光阻层62以及RPO层60去除之后，进行自动对准硅化制程(salicidation process)，可于闸极导电层48以及源/汲极区域52、64的暴露表面上形成一自动对准金属硅化物(self-aligned silicide，通称salicide)层66，以达到降低电阻值的效果。举例来说，当闸极导电层48的材质为多晶硅时，可于半导体硅基底40表面上溅镀一金属层，其厚度范围为300～800、材质可选用钴或钛，以覆盖住闸极导电层48、侧壁子54与源/汲极区域52、64的曝露表面。然后对金属层进行一热处理制程，可以使金属层的金属原子向下扩散，并与多晶硅以及硅基底的硅原子产生硅化反应。结果暴露表面处会反应形成TiSi2或CoSi2材质，至于未发生反应的金属层以选择性蚀刻方式去除掉。
相较于习知技术，本发明技术具有以下优点。第一，请参阅图2E，侧壁子54表面的RPO层60可以作为第二重轻离子布植制程63的罩幕，因此第二重掺杂区域64与相邻的侧壁子54维持有一横向间距L1，可使闸极结构50H的两个重掺杂区域64的横向间距增加为两倍的L1，可有效改善增加高压组件的穿透电压(punch through voltage)以及主体-汲极电压(bulk-drain voltage，VBD)。第二，本发明先进行低压组件区域42L的第一重掺杂区域58，再进行高压组件区域42H的第二重掺杂区域64，可避免发生同时进行高压组件与低压组件的重离子掺杂制程的缺点。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种可增加穿透电压的高压组件，包括有一半导体硅基底，其表面上定义有一高压组件区域；一闸极结构，形成于该高压组件区域内；一轻掺杂区域，形成于该闸极结构侧边的该半导体硅基底内；一侧壁子，形成于该闸极结构的侧壁上；以及一重掺杂区域，形成于该侧壁子侧边的该轻掺杂区域内；其中，该重掺杂区域与该相邻的侧壁子之间维持有一横向间距。
2.如权利要求1所述的一种可增加穿透电压的高压组件，其特征在于，该轻掺杂区域以及该重掺杂区域内具有相同导电型式的掺质。
3.如权利要求1所述的一种可增加穿透电压的高压组件，其特征在于，该闸极结构由一闸极绝缘层以及一闸极导电层所构成。
4.如权利要求1所述的一种可增加穿透电压的高压组件，其特征在于，该半导体硅基底表面上另外定义有一低压组件区域，且包含有一氧化隔离区域用以区隔该低压组件区域以及该高压组件区域。
5.如权利要求1所述的一种可增加穿透电压的高压组件，更包括有一自动对准金属硅化物，形成于该闸极结构、该轻掺杂区域以及该重掺杂区域的表面上。
6.一种可增加穿透电压的高压组件与低压组件制程匹配的制作方法，包括下列步骤提供一半导体硅基底，其表面上定义有一低压组件区域以及一高压组件区域，其中该低压组件区域以及该高压组件区域中分别制作有一闸极结构、一轻掺杂区域形成于该闸极结构侧边的该半导体硅基底内以及一侧壁子形成于该闸极结构的侧壁上；形成一第一光阻层，覆盖该高压组件区域；进行一第一重掺杂离子布植制程，以于该低压组件区域的侧壁子侧边的该轻掺杂区域内形成一第一重掺杂区域；去除该第一光阻层；形成一光阻保护氧化层，覆盖该低压组件区域以及该高压组件区域的整个表面；形成一第二光阻层，覆盖该低压组件区域；以及进行一第二重掺杂离子布植制程，以于该高压组件区域的侧壁子表面的该光阻保护氧化层侧边的该轻掺杂区域内形成一第二重掺杂区域，其中该第二重掺杂区域与该相邻的侧壁子之间维持有一横向间距。
7.如权利要求6所述的一种可增加穿透电压的高压组件与低压组件制程匹配的制作方法，其特征在于，更包括有下列步骤去除该第二光阻层；去除该光阻保护氧化层；以及进行一自动对准硅化制程，以于该闸极结构、该轻掺杂区域以及该重掺杂区域的暴露表面上形成一自动对准金属硅化物。
8.如权利要求6所述的一种可增加穿透电压的高压组件与低压组件制程匹配的制作方法，其特征在于，该半导体硅基底表面上包含有一氧化隔离区域，用以区隔该低压组件区域以及该高压组件区域。
9.如权利要求6所述的一种可增加穿透电压的高压组件与低压组件制程匹配的制作方法，其特征在于，该闸极结构由一闸极绝缘层以及一闸极导电层所构成。
10.如权利要求6所述的一种可增加穿透电压的高压组件与低压组件制程匹配的制作方法，其特征在于，该轻掺杂区域以及该重掺杂区域内具有相同导电型式的掺质。
全文摘要
一种可增加穿透电压的高压组件及其与低压组件制程匹配的制作方法。一半导体硅基底，其表面上定义有一高压组件区域。一闸极结构，形成于该高压组件区域内。一轻掺杂区域，形成于该闸极结构侧边的该半导体硅基底内。一侧壁子，形成于该闸极结构的侧壁上。一重掺杂区域，形成于该侧壁子侧边的该轻掺杂区域内，该重掺杂区域与该相邻的侧壁子之间维持有一横向间距。
文档编号H01L21/70GK1534756SQ0310905
公开日2004年10月6日 申请日期2003年4月2日 优先权日2003年4月2日
发明者杨晓莹 申请人:世界先进积体电路股份有限公司