专利名称：静电放电保护电路的制作方法
技术领域：
本发明有关于一种静电放电保护电路，具体地说有关于一种在3伏特/耐受5伏特的输出/入电路中，藉由一电压控制电路控制输出入电路的堆叠开关中上开关闸极电压的静电放电保护电路。
背景技术：
静电放电(Electrostatic Discharge，以下以ESD简称)普遍存在于集成电路的测量、组装、安装及使用过程中，其可能造成集成电路的损坏，并间接影响电子系统的功能。然而，形成ESD应力的原因，最常见的是下列三种模型(1)人体放电模式(human bodymodel)美军军事标准883号方法3015.6(MIL-STD-883，Method 3015.6)所界定的模型，其代表人体所带静电碰触集成电路的接脚时所造成的ESD应力。(2)机器模式(machinemodel)机器所带静电碰触集成电路接脚时所造成的ESD应力，以现有工业标准EIAJ-IC-121 method 20所界定的测量方法。(3)电荷元件模式(charge device model)原已带有电荷的集成电路在随后的过程中，接触接地导电物质，因此对集成电路形成一ESD脉冲路径。
一般提及的ESD防护电路，多数是指用来防护人体放电模式(human body mode，HBM)或是机器放电模式(machine mode，MM)的静电放电。基本上，此类HBM或MM的静电放电，其静电放电的电荷是来自于集成电路(integrated circuit，IC)的外界，经由IC的某个脚位(pin)进入IC内，然后经由另一个脚位流出IC。为了防范此类ESD对IC所造成的损坏，因此，ESD防护电路在IC布局中皆设计于接合垫(bonding pad)附近，藉以就近旁通排放ESD电流。参阅图1，图1显示了传统的ESD防护电路，其应用于耐受高电压的输出/入电路。如图1所示的3伏特/耐受5伏特的输出/入电路，后级输出缓冲器10之PMOS晶体管Mp1设置在浮接(floating)的N型井(未显示)中。另外，接合垫12于正常操作时所输出的电压准位为0至5V。为了避免接合垫12所输出的5伏特的电压对于后级输出缓冲器10的NMOS的闸极产生过高的应力，后级输出缓冲器10中的NMOS部分是以NMOS晶体管Mn1a与Mn1b堆叠的架构而构成。NMOS晶体管Mn1a的闸极偏压在VDD(3.3V)，而NMOS晶体管Mn1b的闸极受前级输出缓冲器14的控制。如此，当外界的信号介于0至5伏特时，可以保证NMOS晶体管Mn1a与Mn1b的闸氧化层的跨压不会超过3.3伏特，以避免高电压应力下所造成的可靠度问题。
当正冲击的ESD事件发生于接合垫12时，图1中的输出部分电路主要是靠寄生在两个堆叠的NMOS晶体管(Mn1a以及Mn1b)下的NPN双极性接面晶体管(bipolar junctiontransistor，BJT)，利用NPN BJT的返驰(snap-back)效应来释放ESD电流。然而，如果只是运用Mn1a的漏极到Mn1b所在的基底(bulk)的接面崩溃电流来触发NPN BJT，毕竟NMOS晶体管的漏极与基底之间的崩溃电压是相当的高，其触发速度可能过慢而导致ESD防护效能不足。
为了提高对于HMB/MM ESD事件的静电放电能力，传统技术在接合垫12附近的NMOS晶体管Mn1a的漏极处，掺入P型杂质18，例如硼(B)，藉以降低此处PN接面的崩溃电压。因此，当接合垫12突然接收到大量的静电应力时，NMOS晶体管Mn1a的漏极处将会先行崩溃而将静电放电电流释放至接地点，藉以避免内部电路受到静电应力的伤害，进而造成可靠度的问题。
然而，上述传统技术所使用的方式，必须额外增加一次微影蚀刻步骤以掺入P型杂质18。此额外微影蚀刻步骤影响制程成本甚剧。再者，所掺入的P型杂质18会提高NMOS晶体管Mn1a的寄生电容，进而造成后级输出缓冲器10内部电路的延迟，降低了电路元件的操作效率。
发明内容
有鉴于此，为了解决上述问题，本发明主要目的在于提供一种静电放电保护电路，在3伏特/耐受5伏特的输出/入电路中，藉由一延迟电路于静电放电事件时，控制输出入电路的堆叠开关中上开关的闸极电压于低电位，使得电压崩溃发生于堆叠开关的上开关，并使得静电放电电流由基底流至接地点，故降低了半导体基底的表面电流密度，进而提高电路的静电放电承受能力。
为获致上述的目的，本发明提出一种静电放电保护电路，适用于耐受高电压的输出/入电路的接合垫，包括下列元件。第一开关耦接于第一电位，具有耦接于控制信号的第一控制闸。第二开关耦接于第一开关及接合垫之间，具有第二控制闸以及导通临界电压值。延迟电路耦接于第二控制闸，在电路操作时，提供第二电位，并于接合垫出现静电放电电压时，将第二控制闸的电压电位暂时保持于低于导通临界电压值的第三电位。
为使本发明之上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下
图1显示了传统的ESD防护电路。
图2显示了根据本发明实施例所述的静电放电保护电路。
图3显示了根据本发明另一实施例所述的静电放电保护电路。
具体实施例方式
参阅图2，图2显示了根据本发明实施例所述的静电放电保护电路，其应用于耐受高电压的输出/入电路。如图2所示的3伏特/耐受5伏特的输出/入电路。后级输出缓冲器20的PMOS晶体管Mp11设置在浮接(floating)的N型井(未显示)中。另外，接合垫22于正常操作时所输出的电压电位为0至5V。为了避免接合垫22所输出的5伏特的电压对于后级输出缓冲器20的NMOS晶体管的闸极产生过高的应力，后级输出缓冲器20中的NMOS部分是以NMOS晶体管Mn11a与Mn11b堆叠的架构而构成。NMOS晶体管Mn11a的闸极耦接于延迟电路26。
延迟电路26包括电阻器2610以及电容器262。电阻器2610耦接于电源线VDD(3.3V)以及NMOS晶体管Mn11a的闸极，而电容器耦接于NMOS晶体管Mn11a的闸极与接地点之间。NMOS晶体管Mn11b的闸极受前级输出缓冲器24的控制。因此，当输入接合垫22的信号介于0至5伏特时，可以保证NMOS晶体管Mn11a与NMOS晶体管Mn11b的闸氧化层跨压不会超过3.3伏特，以避免高电压应力下所造成的可靠度问题。
另外，图2显示了根据本发明另一实施例所述的静电放电保护电路，如图3所示，延迟电路26包括PMOS晶体管2612以及电容器262。PMOS晶体管2612耦接于电源线VDD(3.3V)以及NMOS晶体管Mn11a的闸极，而其闸极耦接于接地点，因此PMOS晶体管2612是一直导通的，可视为一电阻。另外，电容器耦接于NMOS晶体管Mn11a的闸极与接地点之间。而NMOS晶体管Mn11b的闸极受前级输出缓冲器24的控制。因此，当输入接合垫22的信号介于0至5伏特时，可以保证NMOS晶体管Mn11a与NMOS晶体管Mn11b的闸氧化层跨压不会超过3.3伏特，以避免高电压应力下所造成的可靠度问题。
当电路正常操作时，电源线VDD会对电容262充电，使正常操作与已知技术相同。而在做静电放电测试时，此时将所有电源接地，并于接合垫22输入大量静电放电电流。当接合垫22突然接收到大量的静电放电电流时，此时会有相当高的电压耦合至NMOS晶体管Mn11a的漏极与闸极间的寄生电容，而此电压因为耦合(coupling)的效应，会耦合至电容器262。然而，为避免NMOS晶体管Mn11a于静电放电测试时立即导通，导致大量静电放电电流直接由NMOS晶体管Mn11a与NMOS晶体管Mn11b的通道通过而造成损坏，藉由电容器262的设置即可减缓NMOS晶体管Mn11a闸极端电压上升的速度。因此，在执行静电放电测试的过程中，NMOS晶体管Mn11a因为电容器262的影响，保持在关闭的状态。故此时静电放电电压仅能藉由电压崩溃的方式流至构成MOS晶体管Mn11a与NMOS晶体管Mn11b的基底，并由接地点排出，如此一来，有效避免静电放电电流集中于堆叠NMOS晶体管Mn11a与NMOS晶体管Mn11b的表面，而使其流经体积较大的基底，使得ESD电流分布较为均匀，亦即减少ESD电流于基底表面的分布密度，故有效的增强ESD电流的释放能力以及ESD的耐受能力。
根据本发明实施例，藉由延迟3伏特/耐受5伏特的输出入电路的堆叠晶体管中上晶体管的闸极电压上升速度以避免ESD电流聚集于堆叠晶体管的通道表面，有效地改善静电放电能力。再者，由于本发明所揭示的电路结构简单，相较传统技术所使用的微影蚀刻技术，大幅降低制成的成本以及复杂度，具有产业的利用性。
本发明虽以较佳实施例揭示如上，然其并非用以限定本发明的范围，任何熟悉本技术领域者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的之保护范围当视后附的权利要求书范围所界定为准。
权利要求
1.一种静电放电保护电路，适用于一接合垫，包括第一开关，耦接于第一电位，具有耦接于控制信号的第一控制闸；第二开关，耦接于上述第一开关及接合垫之间，具有第二控制闸以及一导通临界电压值；及延迟电路，耦接于上述第二控制闸，在电路操作时，提供第二电位，并于上述接合垫出现静电放电电压时，将上述第二控制闸的电压电位暂时保持于低于上述导通临界电压值的第三电位。
2.如权利要求1所述的静电放电保护电路，其特征在于，上述延迟电路包括电容，耦接于上述第二控制闸以及第一电位之间；及电阻，在静电放电测试时，耦接于上述第一电位以及第二控制闸之间。
3.如权利要求1所述的静电放电保护电路，其特征在于，上述延迟电路包括电容，耦接于上述第二控制闸以及第一电位之间；及P型晶体管，在静电放电测试时，耦接于上述第一电位以及第二控制闸之间，并具有耦接于上述第一电位的第三控制闸。
4.如权利要求1所述的静电放电保护电路，其特征在于，还包括一前级缓冲电路，用以提供上述控制信号。
5.如权利要求2或3所述的静电放电保护电路，其特征在于，上述第二开关具有一寄生电容。
6.如权利要求5所述的静电放电保护电路，其特征在于，上述延迟电路藉由上述寄生电容将上述静电放电电压耦合至上述电容而产生上述第三电位。
7.如权利要求1所述的静电放电保护电路，其特征在于，上述第一开关及第二开关为MOS晶体管。
8.如权利要求7所述的静电放电保护电路，其特征在于，上述第一开关及第二开关为NMOS晶体管。
9.如权利要求1所述的静电放电保护电路，其特征在于，上述第一电位为接地电位。
10.如权利要求1所述的静电放电保护电路，其特征在于，上述第二电位为电源线的电位。
11.如权利要求1所述的静电放电保护电路，其特征在于，上述接合垫于正常操作时所输出的高电位信号的电位值高于上述第一电位。
12.一种静电放电保护电路，适用于一接合垫，包括第一开关，耦接于一第一电位，具有耦接于一控制信号的第一控制闸；第二开关，耦接于上述第一开关及接合垫之间，具有第二控制闸、一寄生电容以及一导通临界电压值；及一延迟电路，具有一电容，耦接于上述第二控制闸及第二电位之间，在电路操作时，提供第二电位，并于上述接合垫出现静电放电电压时，延迟上述第二控制闸的电压电位因为上述寄生电容将上述静电放电电压耦合至上述电容而提高至上述导通临界电压值的时间。
13.如权利要求12所述的静电放电保护电路，其特征在于，还包括一前级缓冲电路，用以提供上述控制信号。
14.如权利要求12所述的静电放电保护电路，其特征在于，上述第一开关及第二开关为MOS晶体管。
15.如权利要求14所述的静电放电保护电路，其特征在于，上述第一开关及第二开关为NMOS晶体管。
16.如权利要求12所述的静电放电保护电路，其特征在于，上述第一电位为接地电位。
17.如权利要求12所述的静电放电保护电路，其特征在于，上述第二电位为电源线的电位。
18.如权利要求12所述的静电放电保护电路，其特征在于，上述接合垫于正常操作时所输出的高电位信号的电位值高于上述第一电位。
19.如权利要求12所述的静电放电保护电路，其特征在于，上述延迟电路更包括耦接于上述第二电位以及第二控制闸之间的电阻。
20.如权利要求12所述的静电放电保护电路，其特征在于，上述延迟电路还包括一P型晶体管，上述P型晶体管耦接于上述第二电位以及第二控制闸之间，并具有耦接于上述第一电位的第三控制闸。
全文摘要
本发明提供一种静电放电保护电路，适用于耐受高电压的输出/入电路的接合垫，包括下列元件第一开关耦接于第一电位，具有耦接于控制信号的第一控制闸。第二开关耦接于第一开关及接合垫之间，具有第二控制闸以及导通临界电压值。延迟电路耦接于第二控制闸，在电路操作时，提供第二电位，并于接合垫出现静电放电电压时，将第二控制闸的电压电位暂时保持于低于导通临界电压值的第三电位。
文档编号H01L23/58GK1521845SQ03115398
公开日2004年8月18日 申请日期2003年2月14日 优先权日2003年2月14日
发明者俞大立 申请人:中芯国际集成电路制造(上海)有限公司, 中芯国际集成电路制造(上海)有限公