基于晶体管栅氧化层击穿特性的可编程门阵列的制作方法

专利名称：基于晶体管栅氧化层击穿特性的可编程门阵列的制作方法
技术领域：
本发明的内容是可编程门阵列(FPGA)，更具体的说是一种基于晶体管栅氧化层击穿的FPGA。
另一种类型的FPGA是基于反熔丝(anti-fuse)技术。虽然它被广泛的接受，但反熔丝技术需要特别的熔丝工艺。此外，基于反熔丝技术的FPGA只能进行一次编程。
还有一种类型的FPGA是基于快闪(flash)存储技术。然而，快闪存储技术需要相对而言更复杂的半导体工艺，因此成本很高。
本发明的内容是一种适用于具有列位线，读位线和行字线的FPGA阵列的现场可编程门阵列(FPGA)单元，其特征是这种单元含有
一个电容器，它具有第一终端和第二终端，第一终端连接到列位线，第二终端连接到一个开关控节点，上述电容器的上述第一终端和第二终端之间有一个电介质层；一个选择晶体管，它有一个栅，一个源，和一个漏，上述栅连接到上述读位线，上述源连接到上述开关控制节点，上述漏连接到一个行字线；一个开关，它被上述开关控制节点控制。
本

发明内容
中所述的开关是一个金属氧化物半导体场效应晶体管(MOSFET)，并且上述金属氧化物半导体场效应晶体管(MOSFET)的栅被连接到上述开关控制节点。
所述的开关和所述的选择晶体管具有比上述电容器的电介质更厚的栅氧化层。
本

发明内容
中上述电容器的上述第一终端，上述选择晶体管的上述栅和上述开关的栅是用同一多晶硅层形成的。
本

发明内容
中第一金属层连接上述开关控制节点和上述开关的上述栅。
上述开关和选择晶体管的上述栅氧化层厚度是CMOS工艺下输入/输出晶体管的栅氧化层厚度。
本发明的另一内容是一种操作现场可编程门阵列(FPGA)的方法，此门阵列包含许多行字线，许多列位线，许多读位线，以及许多在相应的行字线与列位线的交叉点上的FPGA单元；上述FPGA单元包括一个电容器、一个选择晶体管和一个开关；上述电容器具有第一终端和第二终端，第一终端连接到一个列位线，上述第二终端连接到一个开关控制节点；上述电容器的上述第一终端和上述第二终端之间是电介质；上述选择晶体管有一个栅，一个源和一个漏，上述栅连接到上述读位线，上述源连接到上述开关控制节点，上述漏连接到一个行字线；上述开关被上述开关控制节点所控制；其特征是本方法包括加第一个电压到一个被选择的列位线和一个被选择的上述选择晶体管的栅上；加第二个电压到一个被选择的行字线上；跨越电容器电介质的第一个电压和第二个电压，形成一个电势差来击穿上述电介质，使上述电容器变成一个电阻器件。
该方法中还包括加第三个电压到与上述被选择的选择晶体管不对应的行字线上。
该方法中上述被选择的选择晶体管是通过加第四个电压到上述被选择的选择晶体管和上述列位线上来读的。
该方法中还包括加第五个电压到与上述被选择的选择晶体管不对应的行字线上。
本发明的另一内容是一种现场可编程门阵列(FPGA)，此门阵列包含许多行字线，许多列位线，许多读位线，以及许多在相应的行字线与列位线的交叉点上的单元；其特征是每个单元包括一个有第一终端和第二终端的电容器，第一终端连接到一个列位线，上述第二终端连接到一个开关控制节点，上述电容器的上述第一终端和上述第二终端之间是电介质；一个选择晶体管，它有一个栅，一个源和一个漏，上述栅连接到上述读位线，上述源连接到上述开关控制节点，上述漏连接到一个行字线；一个开关被上述开关控制节点所控制。
该现场可编程门阵列(FPGA)中上述开关是一个MOSFET，并且上述MOSFET的栅被连接到上述开关控制节点。
该现场可编程门阵列(FPGA)中上述开关和上述选择晶体管有比上述电容器电介质更厚的栅氧化层。
该现场可编程门阵列(FPGA)中上述电容器的上述第一终端，上述选择晶体管的上述栅和上述开关的栅是用同一多晶硅层形成的。
该现场可编程门阵列(FPGA)中第一金属层连接上述开关控制节点和上述开关的上述栅。
该现场可编程门阵列(FPGA)中上述开关的上述栅氧化层和选择晶体管是CMOS(互补金属氧化物半导体)工艺下的输入/输出晶体管的厚度。
图3

图1-3所示的FPGA单元运行时的电压值表；图4另一个FPGA单元实例运行时的电压值表；图5一种实验装置的断面图；图6表示一恒定电压应力对超薄栅氧化层的作用的图；图7表示在超薄栅氧化层衰退的各个阶段的电流-电压特性图；图8在不同氧化层厚度的n-沟场效应晶体管(反型)上，用半对数坐标表示的击穿63％分布的时间测量值与栅压的关系图；图9在检测出连续击穿事件后测量的n-型器件的电流-电压特性。
具体实施例方式
下面的叙述给出了大量的具体细节，以便对本发明的实例有一个透彻的理解。然而熟悉相关工艺的人将会认识到，本发明在没有一个或多个具体细节的情况下就可以实施，或者可以采用其它的方法、元件、材料等就可以实施。在其它情况下，为了避免本发明的某些方面被掩盖，对一些大家所熟知的结构、材料或操作原理就不再详述或图解说明。
整个详细说明中提到的“一个实例”或“某个实例”表示叙述的与该实例相连系的具体特点、结构或特性至少包含在本发明的一个实例中。因此，在整个详细说明中的各处所出现的“在一个实例中”或“在某个实例中”等措词不一定全指同一个实例。而且，具体的特点、结构或特性可以在一个实例或多个实例中以任何合适的方式结合在一起。
本发明涉及到基于栅氧化层击穿的快闪存储器设计，其发明人和发明的受让人与本发明相同。以下每个文档一并作为参考例证2001年9月18日提交的美国专利申请(序号09/955,641)，题名“利用超薄电介质击穿现象的半导体存储器单元和存储器阵列”；2001年12月17日提交的美国专利申请(序号10/024,327)，题名“利用超薄电介质击穿现象的半导体存储器单元和存储器阵列”；2001年12月17日提交的美国专利申请(序号09/982,034)，题名“带有用逻辑工艺加工而成的不挥发存储器的智能卡”；2001年12月17日提交的美国专利申请(序号09/982,314)，题名“用逻辑工艺制造的氧化层可再编程不挥发存储器”；2002年4月26日提交的美国专利申请(序号10/133,604)，题名“采用单晶体管的高密度半导体存储器单元和存储器阵列”2001年12月6日提交的中国专利申请(申请号01129152.4)，题名“利用超薄介质击穿现象的可再编程不挥发性存储器”；2001年12月6日提交的中国专利申请(申请号01129151.6)，题名“利用超薄介质击穿现象的半导体存储器单元和存储器阵列”；2001年12月6日提交的中国专利申请(申请号01129150.8)，题名“具有利用超薄介质击穿现象的存储器的智能卡”。
图1表示的是一个运用本发明构成的FPGA阵列100。这个阵列100是两行、两列的阵列，但是它可以以任意规模延展。这个阵列100包括四个存储单元102，每一个包括一个选择晶体管104，一个电容106和一个开关108。
例如存储单元102，第一行R1和第一列C1(通称为”位线”或者“列位线”)的交点，存储单元102中选择晶体管104的栅连接到读字线(BLR)，漏连接到行线R1(通称为”字线”或”行字线”)，源连接到电容106的一端。电容的另一端连接到列位线(BL)。
开关108的栅也是连接到选择晶体管104的源。因而，源和电容106的一端是连接的。这个连接点被称为开关控制节点。开关108的源和漏以“菊花链”的形式和本列共同的开关相连接。
在编程的过程中，一个相对较高的电压加在选择的行和列上的的电容106两端，并击穿电容106的栅氧化层。图1中，位于列位线Cx和行位线Ry的交点处的另外的存储器单元102以同样的方式被编程，这儿的y＝1…N，N是行的总数，x＝1…M，M是列的总数。
用102这样的存储单元构成图1中FPGA 100的被编程元件是有好处的，因为这样的结构可以由标准的、仅需要单层多晶硅沉积的CMOS工艺制作，不需增加掩模。而使用“浮置栅”的Flash FPGA至少需要两层多晶硅。反熔丝的FPGA需要特殊的工艺步骤。更长远的说，随着工艺水平的发展，电容和晶体管能够做的非常小。例如，当前的0.18微米，0.13微米和更小线宽的工艺将使FPGA的密度大大提高。
虽然仅展示了一个2×2的FPGA阵列100，但使用先进的(例如0.13□m)CMOS逻辑工艺实际制作的FPGA可以包含数万个甚至几百万个单元。随着CMOS逻辑工艺的进步，更大的阵列也将可以实现。
图2是FPGA阵列100一部分的版图200。如图2的版图适用于先进的CMOS逻辑工艺。MOS这个词语通常理解为适用于任何栅材料(包括掺杂多晶硅和其它良导体)以及并不局限于二氧化硅的各种不同的栅介质。这个词语在本说明中就是这样用的。例如，电介质可以是任何一种电介质，比如氧化物或氮化物，它在加上一段时间的电压时就会发生硬击穿或软击穿。在一个实例中，使用了约50□厚度(0.25□m工艺为50，0.18□m工艺为30，0.13□m工艺为20)的热生长栅二氧化硅。
FPGA阵列100最好是采用栅格方式布局，使列线如C1和C2与行线如R1，R2垂直。图2示出的两个单元102，就由一列两行构成。图2中可以看到，金属线一(M1)用来连接开关(SW)的栅和电容106的一端。选择晶体管(ST和104)的漏通过n+扩散区通孔，第一层金属，第一层接触孔，第二层金属同字线连接。最终，所有的器件(选择晶体管104，电容106和开关108)都将由低压(LV)氧化物和其上面的多晶硅层构成。
现在，参照图3所示的说明性电压来解释FPGA阵列100的工作原理。需要理解的是这些电压是说明性的，在不同的应用中或使用不同的工艺技术时，很可能就要使用不同的电压。在编程时，FPGA阵列100中的各个存储器单元就暴露在四种可能的电压组合中的一种情况下，这些电压组合表示为图3中的线标301、303、305和307；写电压表示为线标309、311、313和315。假定一个由R1和C1的交点确定的FPGA单元102(注意FPGA100中所有的单元都是同图2中的单元102相同的)被选为编程。被选择的存储单元102与选定的行和选定的列(“SR/SC”)相关。如线标301上所显示的那样，被选择的字线R1的电压(标定为Vw1或“字线电压”)是0伏，位线C1的电压(标定为Vbl或“位线电压”)是8伏。最终，被选择的读位线电压(标定为Vblr或“读位线电压”)是3.3伏。
这样一组电压致使选择晶体管104状态为“开”，从而把字线的0伏电压传递到电容106的一端。电容106另一端连接到位线(Vbl)为8伏。因此，电容106两端的电压是8伏。电容106的栅氧化层被设计成在这一电势差下被击穿，从而实现FPGA单元的编程。进一步的描述，当电容106的氧化层被击穿时，这个电容106也就转化为电阻。
需要说明的是，击穿电压的准确数值是由氧化层厚度和另外的一些因素决定的。当用0.13□m工艺时，栅氧化层非常的薄，因而电容106两端只需很低的电势差即可击穿。
假定R1和C1是被选择的行和列，考虑一下这对位于被选择的行和未被选择的列(“SR/UC”)如R1和C2的交叉点上的FPGA单元102的影响。正如线标305所示那样，字线R1的电压是0伏，在未被被选择的读位线上的电压(Vblr)和未被选择的位线C2的电压是0伏。因为选择晶体管104的栅电压是0伏，在这种条件下FPGA单元102不被编程。
假定R1和C1是被选择的行和列，考虑一下这对位于未被选择的行和被选择的列(“UR/SC”)如R2和C1交叉点上的FPGA单元102的影响。如线标303所示的那样，未被选择的字线R2的电压是3.3伏，被选择的读位线的电压(Vblr)是3.3伏，位线C1的电压是8伏。因为读位线电压3.3伏，使得选择晶体管104为“开”态，字线的3.3伏电压传递到电容106的一端。电容另一端电压被约束在位线电压，在此时是8伏。这造成电容106两端4.7伏的电势差。存储单元102被设计为在这样的条件下不被编程。
假定R1和C1是被选择的行和列，考虑一下这对于位于未被选择的行和未被选择的列(“UR/UC”)如R2和C2交叉点上的FPGA单元102的影响。如线标307所示的那样，未被选择字线R2的电压是3.3伏，未被选择读位线的电压(Vblr)和未被选择位线C2的电压为0伏。因为选择晶体管104的栅压是0伏，选择晶体管处于“关”态。使电容106的一端浮置。另一端由于连接位线，为0伏。这种条件下，FPGA单元102不编程。
当FPGA单元102因电容106栅氧化层击穿而被编程后，单元102的物理特性也被改变。特别的，电容106变成一个电阻性元件。注意，虽然，在编程过程中，选择晶体管氧化层上的电压(即选择晶体管104的栅氧化层上的3.3伏电压)高于其典型值(对0.18□m CMOS工艺而言是1.8伏)，但这个较高的电压不会击穿选择晶体管104的栅氧化层，这是因为编程时间很短(一般短于几秒)。
FPGA阵列100的读出方式如下在选择的列位线(“SC”)上加1.8-3.3伏的读选电压，在选择的读位线(Vblr)上加1.8伏的读选电压，在选择的行字线(“SR”)加0伏电压。注意这些电压值对应于特征尺寸为0.18□m的CMOS工艺。更先进更小特征尺寸的CMOS工艺将用更低的电压。如在0.13□mCMOS工艺中，在选择的列位线和读位线上的读选电压约为1.2伏。
假定选择的行和列(“SC/SR”)R1和C1的交点FPGA单元102已被编程。如线标309所示的那样，1.8-3.3伏的电压(一个读选电压)通过位线C1连接到电容106的一端。注意，一个更高的位线电压将能够从位线探测到更大的读取电流。接着选择晶体管的栅压将由连接的读位线置为1.8伏，而漏将由连接的位线R1置为0伏。这使得选择晶体管为“开”态。不过，虽然选择晶体管是“开”态，但是通过选择晶体管仍有一定的电阻。此外，电容106如果被编程，加在两端的1.8-3.3伏电压会产生从选择的列位线到行字线的泄漏电流(一般超过10ua)。结果，编程的电容106和选择晶体管104构成一分压电路，它的中间节点连接到开关108的栅。分压电路置于开关108上的这个栅电压，足以开启开关108。如果这个单元102先前没有被编程，电容106的电阻比选择晶体管104的电阻大很多，又因为选择晶体管是开启的，使得位线电压0伏置于开关108，开关108将关闭。
假定R1和C1是选择的行和列，考虑一下这个选择对于位于未被选择的行和选择的列(“UR/SC”)如R2和C1交叉点上的单元102的影响。如线标311所示的那样，1.8-3.3伏的电压(一个读选电压)通过位线C1连接到电容106的一端。接着选择晶体管的栅压将由连接的读位线置为1.8伏，而源将由连接的位线R2置为1.8伏。这使得选择晶体管104为“关”态。
假定R1和C1是选择的行和列，考虑一下这个选择对位于选择的行和未被选择的列(“SR/UC”)如R1和C2交叉点上的单元102的影响。如线标313所示的那样，0伏的电压(一个读选电压)通过位线C2连接到电容106的一端。接着选择晶体管的栅压将由连接的读位线置为0伏，而源/漏将由连接的位线R1置为0伏。这样的条件下，从字线到位线没有电流流过。
假定R1和C1是选择的行和列，考虑一下这个选择对位于未被选择的行和未被选择的列(“UR/UC”)如R2和C2交叉点上的单元102的影响。如线标315所示的那样，0伏的电压(一个读选电压)通过位线C2连接到电容106的一端。接着选择晶体管的栅压将由连接的读位线置为0伏，而源/漏将由连接的位线R2置为1.8伏。这样的条件下，从字线到位线没有电流流过。
在操作的过程中，采用了下列电压值。首先，确定一条字线的电压为0伏。接着一位线的电压确定为1.8伏，读位线电压设为0.3伏-1.8伏。设置Vblr为0.3伏-1.8伏，是为了使选择晶体管104处于微开启状态，因而只有很小的泄漏电流(在nA量级)出现。
在图例1-3描述的具体例证中，开关108的栅电压与Vcc(0.18□m CMOS工艺为0.18伏)持平或略低。因而，开关108能够传递的电压值只有(Vcc-Vt)。这会影响到FPGA电路的速度。在另一种实例中，开关108和选择晶体管104的栅氧化层做得厚一些，这样能被用于输入输出器件。例如，开关108和选择晶体管104的栅氧化层厚度可被定位60或更厚。电容106的栅氧化层厚度仍维持在特定的CMOS工艺的常规厚度，如0.18□mCMOS工艺中的30。这第二种实例的编程和读取电压见图4。
在第二种实例里的读和写操作过程中，位线电压被偏置到3.3伏(相对于图1-3的实例中的0.18伏)。在开关108的栅上将有3.3伏的电压，因此它能够传递电压Vcc并附加上驱动栅电压。因而，编程后的开关将有非常低的电阻使得速度性能得以提高。
除了阵列100所示的存储器单元102外，在应用的文献中对氧化层击穿进行了各种研究。这些研究指出了击穿超薄电介质的合适电压，并确定击穿是可控的。当超薄栅氧化层暴露于电压感应的应力下时，栅氧化层中就会出现击穿。虽然导致栅氧化层本征击穿的确切机制还不清楚，但击穿过程是一个通过软击穿(“SBD”)到硬击穿(“HBD”)阶段的渐进过程。一种击穿原因被认为是氧化层的缺陷中心。这些缺陷中心可以单独起作用引起击穿，或者俘获电荷从而引起局部的高电场和大电流和一种导致热逃逸的正反馈条件。改进制造工艺可减少这种氧化层缺陷从而减少这种击穿的出现。击穿的另一个原因被认为是即使在无缺陷的氧化层中各种中心的电子和空隙俘获，这种俘获也可导致热逃逸。
拉斯莱斯等人进行了一项载流子分离实验，表明栅极加正偏压时衬底中电子的电离碰撞是衬底空隙电流的主要来源。穆罕默得·拉斯莱斯，英格里德·得·沃夫，圭多·格罗森斯基，罗宾·迪格洛夫，赫尔曼·E·梅的《氧化层击穿后衬底空穴电流成因》国际电子器件会议00-537，2000(Mahmoud Rasras，Ingrid DeWolf，Guido Groeseneken，Robin Degraeve，Herman e.Maes，Substrate Hole CurrentOrigin after Oxide Breakdown，IEDM 00-537，2000.)通过一种涉及到沟道反型的装置在超薄氧化层上进行了一项恒压应力实验，表明SBD(软击穿)和HBD(硬击穿)都可用来存储数据，并且通过控制栅氧化层存储元件的应力时间就可获得所需要的SBD或HBD程度。图5示出了该实验装置的断面示意图。恒压应力对于超薄栅氧化层的影响示于图6，图中的x轴是时间，以秒为单位；y轴是电流，以安培为单位。X轴和y轴成对数关系。图8示出了在恒压应力下软击穿和硬击穿前后测量的栅极电流和衬底空隙电流。在大致12.5秒的时间内，总电流很稳定，主要成分为电子电流，正如Ig所测量的那样。漏泄电流可认为是Fowler-Nordheim(“FN”)隧道效应和应力感应的漏泄电流(“SILC”)。在大约12.5秒的时间处，观察到测量的衬底空隙电流有一个大的跳跃，它是建立起软击穿(”SBD”)的一个信号。从12.5秒到大约19秒处，在这一新的电平上总电流基本保持恒定，尽管衬底电流有些波动。在大约19秒处，电子电流和衬底电流都有一个大的跳跃，表明建立起了硬击穿(“HBD”)。从图6可见，通过控制栅氧化层存储元件经受应力的时间可以获得所期望的SBD和HBD程度。
苏逊等人研究了超薄二氧化硅膜中的后SBD传导。乔迪·苏逊，安立奎·米兰达·波斯特的《软击穿在二氧化硅栅氧化层中的传导》国际电子器件会议00-533，2000(Jordi Sune，Enrique Miranda，Post Soft Breakdown conduction in SiO2Gate Oxides，IEDM 00-533，2000.)图7示出了超薄栅氧化层在衰降时电流-电压(“I-V”)特性的各个阶段。图中，x轴是以对数关系表示的电压，以伏为单位；y轴是以对数关系表示的电流，以安培为单位。从图7可见，可用来对栅氧化层存储元件进行编程的电压值范围很宽，而且SBD或者HBD都可用来在栅氧化层存储元件中存储信息。图中还示出了几种后击穿I-V特性，可以看出从SBD到HBD的变化过程。在SBD和HBD处产生的漏泄电流以及在这两种极端情况之间的中间情形下产生的漏泄电流大致与2.5伏到6伏范围的电压值成线性关系。
吴等人研究了超薄氧化层的电压对电压加速的关系。E·Y·吴等的《与电压相关的超薄氧化层击穿的电压加速效应》国际电子器件会议00-541，2000(E.Y Wu et al.，Voltage-Dependent Voltage-Acceleration of Oxide Breakdown forUltra-Thin Oxides，IEDM 00-541，2000.图10示出了在氧化层厚度从2.3nm到5.0nm变化的n-沟FETs(反型)上测量的63％分布处的击穿时间对半对数标度栅压的关系。这些分布总的来说一致的而且是线性的，表明这种过程是可控的。
米兰达等人在检测到连续击穿事件后对氧化层厚度为3nm、面积为6.4×10-5cm2的nMOSFET(n型半导体场效应晶体管)器件进行了I-V特性测量。米兰达等人的《通过二氧化硅薄膜中多重击穿通道的泄漏电流的解析模型》国际电气和电子工程师协会第39次国际可靠性物理学年度座谈会，2001年奥兰多367-379页(“Analytic Modeling of Leakage Current Through Multiple Breakdown Pathsin SiO2 Films”，IEEE 39th Annual International Reliability Physics Symposium，Orlando，FL，2001，pp 367-379.)图9表明这些测量结果对应于线性区，其中“N”是导电沟道数。这些结果非常线性，表明通路基本上是阻性的。
这里所述的各种存储器单元中使用的晶体管在多数情况下都是一些正常的低压逻辑晶体管。如果采用0.25□m工艺，这些晶体管的超薄栅氧化层厚度在比如说50左右；如果采用0.13□m工艺，这些晶体管的超薄栅氧化层厚度比如说20左右。这样一种超薄栅氧化层两端上的电压在编程时可暂时大大高于Vcc，对于用0.25□m工艺制造的集成电路来说Vcc一般为2.5伏；对于用0.13□m工艺制造的集成电路来说，Vcc一般为1.2伏。这样的超薄氧化层一般能够经受4至5伏的电压而不会降低晶体管性能。
这里所述的发明说明及其应用只是说明性的，并不是要限制发明范围。对这里披露的一些实例可能有许多变种和修改。在工艺界具有普通技能的人都知道这些实例中各种元件的实际替代品和等效品。例如，各个例子中采用的各种电压只是说明性的，因为人们具有在一个电压范围中选择一个精确电压值的判断力，而且在任何一种情况下电压值都与器件特性有关。为了叙述存储器中通常使用的连线种类，使用了行线、列线和源线等词语，但有些存储器对这些连线可有另外的叫法。另外，各种掺杂类型可能被颠倒，例如本文前面描述的n型沟道晶体管可能被p型沟道晶体管所取代。因此，不须偏离本发明的范围和精神，就可以对本文所披露的实例作这样和那样的变更和改进。
权利要求
1.适用于具有列位线，读位线和行字线的FPGA阵列的现场可编程门阵列(FPGA)单元，其特征是这种单元含有一个电容器，它具有第一终端和第二终端，第一终端连接到列位线，第二终端连接到一个开关控节点，上述电容器的上述第一终端和第二终端之间有一个电介质层；一个选择晶体管，它有一个栅，一个源，和一个漏，上述栅连接到上述读位线，上述源连接到上述开关控制节点，上述漏连接到一个行字线；一个开关，它被上述开关控制节点控制。
2.按权利要求1所述的现场可编程门阵列(FPGA)单元，其特征是所述的开关是一个金属氧化物半导体场效应晶体管(MOSFET)，并且上述金属氧化物半导体场效应晶体管(MOSFET)的栅被连接到上述开关控制节点。
3.按权利要求2所述的现场可编程门阵列(FPGA)单元，其特征是所述的开关和所述的选择晶体管具有比上述电容器的电介质更厚的栅氧化层。
4.按权利要求1所述的现场可编程门阵列(FPGA)单元，其特征是上述电容器的上述第一终端，上述选择晶体管的上述栅和上述开关的栅是用同一多晶硅层形成的。
5.按权利要求1所述的现场可编程门阵列(FPGA)单元，其特征是第一金属层连接上述开关控制节点和上述开关的上述栅。
6.按权利要求3所述的现场可编程门阵列(FPGA)单元，其特征是上述开关和选择晶体管的上述栅氧化层厚度是CMOS工艺下输入/输出晶体管的栅氧化层厚度。
7.一种操作现场可编程门阵列(FPGA)的方法，此门阵列包含许多行字线，许多列位线，许多读位线，以及许多在相应的行字线与列位线的交叉点上的FPGA单元；上述FPGA单元包括一个电容器、一个选择晶体管和一个开关；上述电容器具有第一终端和第二终端，第一终端连接到一个列位线，上述第二终端连接到一个开关控制节点；上述电容器的上述第一终端和上述第二终端之间是电介质；上述选择晶体管有一个栅，一个源和一个漏，上述栅连接到上述读位线，上述源连接到上述开关控制节点，上述漏连接到一个行字线；上述开关被上述开关控制节点所控制；其特征是本方法包括加第一个电压到一个被选择的列位线和一个被选择的上述选择晶体管的栅上；加第二个电压到一个被选择的行字线上；跨越电容器电介质的第一个电压和第二个电压，形成一个电势差来击穿上述电介质，使上述电容器变成一个电阻器件。
8.按权利要求7所述操作现场可编程门阵列(FPGA)的方法，其特征是还包括加第三个电压到与上述被选择的选择晶体管不对应的行字线上。
9.按权利要求7所述操作现场可编程门阵列(FPGA)的方法，其特征是上述被选择的选择晶体管是通过加第四个电压到上述被选择的选择晶体管和上述列位线上来读的。
10.按权利要求9所述操作现场可编程门阵列(FPGA)的方法，其特征是还包括加第五个电压到与上述被选择的选择晶体管不对应的行字线上。
11.一种现场可编程门阵列(FPGA)，此门阵列包含许多行字线，许多列位线，许多读位线，以及许多在相应的行字线与列位线的交叉点上的单元；其特征是每个单元包括一个有第一终端和第二终端的电容器，第一终端连接到一个列位线，上述第二终端连接到一个开关控制节点，上述电容器的上述第一终端和上述第二终端之间是电介质；一个选择晶体管，它有一个栅，一个源和一个漏，上述栅连接到上述读位线，上述源连接到上述开关控制节点，上述漏连接到一个行字线；一个开关被上述开关控制节点所控制。
12.按权利要求11所述的现场可编程门阵列(FPGA)，其特征是上述开关是一个MOSFET，并且上述MOSFET的栅被连接到上述开关控制节点。
13.按权利要求12所述的现场可编程门阵列(FPGA)，其特征是上述开关和上述选择晶体管有比上述电容器电介质更厚的栅氧化层。
14.按权利要求11所述的现场可编程门阵列(FPGA)，其特征是上述电容器的上述第一终端，上述选择晶体管的上述栅和上述开关的栅是用同一多晶硅层形成的。
15.按权利要求11所述的现场可编程门阵列(FPGA)，其特征是第一金属层连接上述开关控制节点和上述开关的上述栅。
16.按权利要求13所述的现场可编程门阵列(FPGA)，其特征是上述开关的上述栅氧化层和选择晶体管是CMOS工艺下的输入/输出晶体管的厚度。
全文摘要
本发明披露了一种现场可编程门阵列(FPGA)单元，它适用于包括列位线、读位线和行字线结构的FPGA阵列中。此单元包含一个电容、一个选择晶体管和一个开关；上述电容有两端，它的一端连接到一条列位线，另一端连接到一个开关控制节点，电容两端间由电介质构成；上述选择晶体管包含一个源、一个栅和一个漏，它的栅连接到读位线，源连接到开关控制节点，漏连接到行字线；上述开关由开关控制节点控制。
文档编号H01L27/04GK1434513SQ0311737
公开日2003年8月6日 申请日期2003年2月28日 优先权日2003年2月28日
发明者彭泽忠 申请人:彭泽忠