高K金属栅晶体管的形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种高K金属栅晶体管的形成方法。

背景技术：

互补型金属氧化物半导体管(Complementary Metal-Oxide-Semiconductor，CMOS)是构成集成电路的基本半导体器件之一。所述互补型金属氧化物半导体管包括：P型金属氧化物半导体(PMOS)和N型金属氧化物半导体(NMOS)。

现有技术为了在减小栅极尺寸的同时控制短沟道效应，提出了高K金属栅(HKMG，High K Metal Gate)晶体管，即采用高K介质材料取代常规的氧化硅等材料作为晶体管的栅介质层，采用金属材料取代常规的多晶硅等材料作为晶体管的栅电极层。而且，为了调节PMOS管和NMOS管的阈值电压，现有技术会在PMOS管和NMOS管的栅介质层表面形成功函数层(work function layer)；其中，PMOS管的功函数层需要具有较高的功函数，而NMOS管的功函数层需要具有较低的功函数。因此，在PMOS管和NMOS管中，功函数层的材料不同，以满足各自功函数调节的需求。

现有技术采用后栅(Gate Last)工艺形成互补型金属氧化物半导体管时，包括：在形成PMOS管的区域和形成NMOS管的区域的半导体衬底表面分别形成伪栅极层；在所述伪栅极层两侧的衬底内形成源区和漏区后，在半导体衬底表面形成暴露出伪栅极层的介质层；在去除PMOS管的区域或NMOS管的区域的伪栅极层之后，在介质层内形成开口，并依次在所述开口内形成栅介质层、功函数层和栅电极层。其中，栅电极层的材料为金属，栅介质层的材料为高K材料；而且，PMOS管的区域的功函数层材料与NMOS管的区域的功函数层材料不同。

然而，由于PMOS晶体管和NMOS晶体管所需的功函数层材料不同，容易导致互补型金属氧化物半导体管的性能不稳定。

技术实现要素：

本发明解决的问题是提供一种高K金属栅晶体管的形成方法，所形成的高K金属栅晶体管的性能改善。

为解决上述问题，本发明提供一种高K金属栅晶体管的形成方法，包括：提供衬底，所述衬底包括第一区域和第二区域；在所述衬底表面形成介质层，所述介质层内具有第一开口和第二开口，所述第一开口暴露出第一区域的部分衬底表面，所述第二开口暴露出第二区域的部分衬底表面；在所述介质层表面、第一开口的侧壁和底部的衬底表面、以及第二开口的侧壁和底部的衬底表面形成栅介质层；在形成所述栅介质层之后，在第一开口内形成填充满所述第一开口的牺牲层；在形成所述牺牲层之后，在第二开口内形成第二功函数层以及位于第二功函数层表面的第二栅极层，所述第二栅极层填充满所述第二开口；在形成所述第二栅极层之后，去除第一开口内的牺牲层；在去除第一开口内的牺牲层之后，在所述第一开口内形成第一功函数层、以及位于第一功函数层表面的第一栅极层，所述第一栅极层填充满所述第一开口。

可选的，所述第一区域为NMOS区；所述第二区域为PMOS区。

可选的，所述第一功函数层的材料为TiAlC；所述第二功函数层的材料为TiN。

可选的，所述第一栅极层的材料为TiAl或W；所述第二栅极层的材料为W。

可选的，所述衬底包括：半导体基底；分别位于第一区域和第二区域的半导体基底表面的若干鳍部；位于半导体基底表面的隔离层，所述隔离层覆盖部分鳍部的侧壁，且所述隔离层表面低于所述鳍部的顶部表面。

可选的，所述第一开口横跨第一区域的鳍部，且所述第一开口暴露出第一区域的部分鳍部侧壁和顶部表面；所述第二开口横跨第二区域的鳍部，且所述第二开口暴露出第二区域的部分鳍部侧壁和顶部表面。

可选的，所述栅介质层形成于第一开口和第二开口暴露出的鳍部的侧壁和顶部表面。

可选的，还包括：在形成所述牺牲层之前，在所述栅介质层表面形成覆盖层；所述覆盖层的材料为TiN。

可选的，在形成覆盖层之后，形成所述牺牲层之前，进行退火工艺。

可选的，还包括：在形成所述牺牲层之前，在所述覆盖层表面形成第一阻挡层；在去除牺牲层之后，去除第一开口内的第一阻挡层；所述第一阻挡层的材料为TaN。

可选的，所述牺牲层的材料为底层抗反射层材料、深紫外光吸收氧化材料或有机介质层材料。

可选的，所述牺牲层的形成步骤包括：在所述栅介质层表面形成填充满所述第一开口和第二开口的牺牲膜；平坦化所述牺牲膜，去除位于介质层顶部上的部分牺牲膜；在平坦化工艺之后，去除第二开口内的牺牲膜。

可选的，所述第二功函数层和第二栅极层的形成步骤包括：在所述栅介质层上和牺牲层表面形成第二功函数膜；在所述第二功函数膜表面形成第二栅极膜，所述第二栅极膜填充满所述第二开口；平坦化所述第二栅极膜和第二功函数膜，去除介质层顶部上的第二栅极膜和第二功函数膜，并暴露出所述牺牲层，形成第二栅极层和第二功函数层。

可选的，在平坦化所述第二栅极膜和第二功函数膜之后，平坦化所述栅介质层直至暴露出所述介质层顶部表面为止。

可选的，所述第一功函数层和第一栅极层的形成步骤包括：在所述栅介质层上、介质层顶部上和第二栅极层表面形成第一功函数膜；在所述第一功函数膜表面形成第一栅极膜，所述第一栅极膜填充满所述第一开口；平坦化所述第一栅极膜和第一功函数膜，直至暴露出介质层表面为止，形成第一栅极层和第一功函数层。

可选的，还包括：在形成第一功函数膜之后，形成第一栅极膜之前，在第一功函数膜表面形成第二阻挡膜；在所述第二阻挡膜表面形成第一栅极膜；所述平坦化工艺平坦化所述第二阻挡膜，在第一开口内形成第二阻挡层。

可选的，所述第二阻挡层的材料为TiN。

可选的，所述第一开口和第二开口的形成步骤包括：分别在第一区域和第二区域的衬底表面形成伪栅结构，所述伪栅结构包括伪栅极层；在所述衬底表面形成介质层，所述介质层的表面与所述伪栅结构的顶部表面齐平；去除所述伪栅极层，在第一区域的介质层内形成第一开口，在第二区域的介质层内形成第二开口。

可选的，还包括：在形成介质层之前，在所述伪栅结构两侧的衬底内形成源区和漏区。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，在第一开口和第二开口的侧壁和底部表面形成栅介质层之后，在第一开口内形成牺牲层，形成于第二开口内的第二功函数层和第二栅极层不会填充于第一开口内。由于免去了额外去除第一开口内的第二功函数层的步骤，从而避免了去除第二功函数层的刻蚀工艺对第一开口内的栅介质层造成损伤或残留副产物。而且，由于在形成第二栅极层之后再形成后续的第一功函数层，所述第一功函数层不会填充至所述第二开口内，则所述第二栅极层易于填充于第二开口内，能够提高所形成的第二栅极层的质量。因此，在第一区域和第二区域所形成的晶体管之间不易发生失配问题，在第一区域和第二区域所形成的晶体管性能改善。

附图说明

图1是一种互补型金属氧化物半导体管的剖面结构示意图；

图2至图10是本发明实施例的高K金属栅晶体管的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，由于PMOS晶体管和NMOS晶体管所需的功函数层材料不同，容易导致互补型金属氧化物半导体管的性能不稳定。

请参考图1，图1是一种互补型金属氧化物半导体管的剖面结构示意图，包括：衬底100，所述衬底100具有NMOS区域102和PMOS区域101；所述衬底100表面具有介质层103；所述PMOS区域101的介质层103内具有 暴露出衬底100表面的第一开口(未示出)；所述NMOS区域102的介质层103内具有暴露出衬底100表面的第二开口(未示出)；所述第一开口的侧壁和底部表面具有第一栅介质层110，所述第二开口的侧壁和底部表面具有第二栅介质层120，所述PMOS区域101的第一栅介质层110表面具有第一功函数层111；位于所述第一功函数层111和第二栅介质层120表面的第二功函数层121；位于所述第二功函数层121表面的栅极层130，所述栅极层130填充满第一开口和第二开口。

其中，所述第一功函数层111为P型功函数层，所述第二功函数层121为N型功函数层。由于N型功函数层的材料中通常含有铝离子，为了阻止N型功函数层材料中的铝离子向第一栅介质层110和衬底100内扩散，在图1所示的结构中，在形成PMOS区域101的第一功函数层111之后，再于NMOS区域102和PMOS区域101形成N型功函数层109。

在PMOS区域101中，在填充栅极层130之前，所述第一开口内至少包括重叠的第一栅介质层110、第一功函数层111和第二功函数层121，因此，所述第一开口在平行于衬底100表面方向上的宽度尺寸较小，所述第一开口的深宽比较大，使得在第一开口内填充栅极层130的难度增加，而且容易造成所形成的栅极层130的良率较差，所述栅极层130内部容易产生间隙，且所述栅极层与第二功函数层121之间的界面结合较差。

在NMOS区域103中，在填充栅极层130之前，需要去除第二开口内的第一功函数层111，以防止P型功函数层的材料使NMOS晶体管性能变差。然而，随着晶体管的特征尺寸不断缩小，所述第二开口平行于衬底100表面的方向上尺寸也相应缩减，所述第二开口的深宽比较大，导致刻蚀去除第二开口内的第一功函数层111的难度较大。在去除第二开口内的第一功函数层111之后，不仅容易在第二开口的内壁表面附着残留的杂质，还容易对第二开口内的第二栅介质层120表面造成损伤。进而容易造成所形成的NMOS晶体管与PMOS晶体管之间发生失配。尤其是当所形成的PMOS晶体管和NMOS晶体管用于构成SRAM器件时，所述NMOS晶体管与PMOS晶体管之间的失配问题会导致SRAM器件的性能变差、良率下降。

为了解决上述问题，本发明提供一种高K金属栅晶体管的形成方法，包 括：提供衬底，所述衬底包括第一区域和第二区域；在所述衬底表面形成介质层，所述介质层内具有第一开口和第二开口，所述第一开口暴露出第一区域的部分衬底表面，所述第二开口暴露出第二区域的部分衬底表面；在所述介质层表面、第一开口的侧壁和底部的衬底表面、以及第二开口的侧壁和底部的衬底表面形成栅介质层；在形成所述栅介质层之后，在第一开口内形成填充满所述第一开口的牺牲层；在形成所述牺牲层之后，在第二开口内形成第二功函数层以及位于第二功函数层表面的第二栅极层，所述第二栅极层填充满所述第二开口；在形成所述第二栅极层之后，去除第一开口内的牺牲层；在去除第一开口内的牺牲层之后，在所述第一开口内形成第一功函数层、以及位于第一功函数层表面的第一栅极层，所述第一栅极层填充满所述第一开口。

其中，在第一开口和第二开口的侧壁和底部表面形成栅介质层之后，在第一开口内形成牺牲层，形成于第二开口内的第二功函数层和第二栅极层不会填充于第一开口内。由于免去了额外去除第一开口内的第二功函数层的步骤，从而避免了去除第二功函数层的刻蚀工艺对第一开口内的栅介质层造成损伤或残留副产物。而且，由于在形成第二栅极层之后再形成后续的第一功函数层，所述第一功函数层不会填充至所述第二开口内，则所述第二栅极层易于填充于第二开口内，能够提高所形成的第二栅极层的质量。因此，在第一区域和第二区域所形成的晶体管之间不易发生失配问题，在第一区域和第二区域所形成的晶体管性能改善。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图10是本发明实施例的高K金属栅晶体管的形成过程的剖面结构示意图。

请参考图2，提供衬底，所述衬底包括第一区域210和第二区域220。

在本实施例中，所述第一区域210为NMOS区，用于形成NMOS晶体管；所述第二区域220为PMOS区，用于形成PMOS晶体管。在一实施例中，所述第一区域210和第二区域220所形成的晶体管能够构成CMOS晶体管。在 另一实施例中，所述第一区域210和第二区域220所形成的晶体管能够用于构成SRAM(静态随机存储器)器件；其中，第一区域210形成的NMOS晶体管能够作为下拉(PD)晶体管，第二区域220形成的PMOS晶体管能够作为上拉(PU)晶体管或传输(PG)晶体管。

在本实施例中，所述第一区域210和第二区域220所形成的晶体管为鳍式场效应晶体管。

所述衬底包括：半导体基底200；分别位于第一区域210和第二区域220的半导体基底201表面的若干鳍部201；位于半导体基底200表面的隔离层202，所述隔离层202覆盖部分鳍部201的侧壁，且所述隔离层202表面低于所述鳍部201的顶部表面。

所述第一区域210的鳍部201和部分半导体基底200内具有第一阱区，所述第一阱区内掺杂有P型离子；所述第二区域220的鳍部201和部分半导体基底200内具有第二阱区，所述第二阱区内掺杂有N型离子。

在一实施例中，所述半导体基底200和鳍部201的形成步骤包括：提供初始基底；在所述初始基底的部分表面形成掩膜层，所述掩膜层覆盖需要形成鳍部201的对应区域位置；以所述掩膜层为掩膜，刻蚀所述初始基底，形成所述鳍部201以及位于鳍部201底部的半导体基底200。所述第一阱区和第二阱区能够在刻蚀形成所述鳍部201之前或之后形成。

所述掩膜层的形成步骤包括：在所述初始基底表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化层；以图形化层为掩膜刻蚀所述掩膜材料膜直至暴露出初始基底表面为止，形成所述掩膜层。

在一实施例中，所述图形化层为图形化的光刻胶层，所述图形化层采用涂布工艺和光刻工艺形成。在另一实施例中，所述图形化层采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。

刻蚀所述初始基底的工艺为各向异性的干法刻蚀工艺。所述鳍部201的 侧壁相对于半导体基底200的表面垂直或倾斜，且当所述鳍部201的侧壁相对于半导体基底200表面倾斜时，所述鳍部201的底部尺寸大于顶部尺寸。在本实施例中，所述鳍部201的侧壁相对于半导体基底200表面倾斜。

在另一实施例中，所述鳍部通过刻蚀形成于半导体基底表面的半导体层形成；所述半导体层采用选择性外延沉积工艺形成于所述衬底表面。所述半导体基底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗。

在本实施例中，还包括：在形成所述隔离层202之前，在所述半导体基底表面以及鳍部201的侧壁和顶部表面形成界面层；所述隔离层202形成于所述界面层表面。所述界面层的材料为氧化硅；所述界面层的形成工艺为氧化工艺；所述界面层的厚度为5纳米～50纳米。所述氧化工艺包括原位蒸汽生成(In-Situ Steam Generation，简称ISSG)工艺、去耦等离子体氧化(Decoupled Plasma Oxidation，简称DPO)工艺、自由基氧化(Radical Oxidation)工艺或湿法氧化工艺。

所述隔离层202的形成步骤包括：在所述半导体基底200表面以及鳍部201的侧壁和顶部表面形成隔离膜；平坦化所述隔离膜；在平坦化之后，回刻蚀所述隔离膜直至暴露出鳍部201的侧壁和顶部表面为止。

在本实施例中，所述隔离层202的材料为氧化硅。所述隔离膜的形成工艺为流体化学气相沉积工艺(FCVD，Flowable Chemical Vapor Deposition)、等离子体增强化学气相沉积工艺(PECVD)、高深宽比化学气相沉积工艺(HARP)或物理气相沉积工艺形成。

所述平坦化工艺为化学机械抛光工艺(CMP)；回刻蚀所述第一隔离膜的工艺为各向同性的干法刻蚀工艺、各向异性的干法刻蚀工艺或湿法刻蚀工艺。

在另一实施例中，所述第一区域和第二区域所形成的晶体管为平面晶体管，所述衬底为平面基底。所述第一区域和第二区域之间的衬底内具有浅沟槽隔离结构(STI)。所述衬底包括硅衬底、硅锗衬底、碳化硅衬底、绝缘体 上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化硅或砷化镓等)。在所述第一区域的衬底内具有第一阱区，所述第一阱区内掺杂有P型离子；在所述第二区域的衬底内具有第二阱区，所述第二阱区内掺杂有N型离子。

后续在所述衬底表面形成介质层，所述介质层内具有第一开口和第二开口，所述第一开口暴露出第一区域的部分衬底表面，所述第二开口暴露出第二区域的部分衬底表面。以下将结合附图进行说明。

请参考图3，分别在第一区域210和第二区域200的衬底表面形成伪栅结构，所述伪栅结构包括伪栅极层230。

在本实施例中，第一区域210形成的NMOS晶体管以及第二区域220形成的PMOS晶体管为高K金属栅(HKMG，High K Metal Gate)晶体管，即以高K介质材料形成栅介质层，以金属材料形成栅极层。形成所述PMOS晶体管和NMOS晶体管的工艺为后栅(Gate Last)工艺；第一区域210所形成的伪栅极层230用于替代后续形成的第一栅极层和栅介质层；第二区域220所形成的伪栅极层230用于替代后续形成的第二栅极层和栅介质层。

在本实施例中，若干伪栅极结构分别横跨所述第一区域210和第二区域220的鳍部201，且所述伪栅极结构覆盖所述鳍部201的部分侧壁和顶部表面、以及部分隔离层202表面。

所述伪栅极层230的材料为多晶硅。所述伪栅极层230的形成步骤包括：在所述隔离层202和鳍部201表面形成伪栅极膜；在所述伪栅极膜的部分表面形成图形化层；以所述图形化层为掩膜，刻蚀所述伪栅极膜，直至暴露出部分鳍部201的侧壁和顶部表面、以及隔离层202表面。

在本实施例中，所述伪栅极结构还包括位于所述伪栅极层230侧壁表面的侧墙232。所述侧墙232用于定义源区和漏区与伪栅极层230之间的距离；所述侧墙232的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。

在一实施例中，所述伪栅极结构还包括位于衬底和伪栅极层230之间的伪栅介质层。所述伪栅介质层的材料为氧化硅；所述伪栅介质层的形成工艺为原子层沉积工艺、化学气相沉积工艺、热氧化工艺、湿法氧化工艺或原位 蒸气生成(ISSG)工艺。

在本实施例中，在后续形成介质层之前，在所述伪栅结构两侧的衬底内形成源区和漏区231。所述源区和漏区231的形成步骤包括：在所述伪栅极结构两侧的鳍部201内形成应力层；在所述应力层内掺杂P型离子或N型离子，形成所述源区和漏区231。

所述应力层的形成步骤包括：采用刻蚀工艺在所述伪栅极结构两侧的鳍部201内形成第三开口；采用选择性外延沉积工艺在所述第三开口内形成填充满所述第三开口的应力层，所述应力层的表面高于或齐平于所述鳍部201的顶部表面。

其中，位于第一区域210的应力层材料为碳化硅，位于第二区域220的应力层材料为硅锗。位于第一区域210的应力层侧壁垂直于鳍部201的顶部表面，位于第二区域220的应力层侧壁与鳍部201的顶部表面呈“Σ”形，所述应力层的侧壁具有突出的顶角，且所述顶角向所述伪栅极层230底部的鳍部201内延伸的顶点。在所述应力层内掺杂P型离子或N型离子的工艺能够为原位掺杂工艺和离子注入工艺中的一种或两种组合。

在另一实施例中，所述源区和漏区采用离子注入工艺形成于伪栅极结构两侧的鳍部201内。在其它实施例中，所述源区和漏区形成于伪栅极结构两侧的衬底内，所述衬底为平面基底。

请参考图4，在所述衬底表面形成介质层240，所述介质层240的表面与所述伪栅结构的顶部表面齐平。

所述介质层240的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电系数大于或等于2.5，小于3.9)或超低K介质材料(介电系数小于2.5)。所述介质层240用于电隔离相邻伪栅结构，且所述介质层240还能够保留伪栅极层230的位置和结构。

所述介质层240的形成步骤包括：在所述衬底和伪栅极结构表面形成介质膜；平坦化所述介质膜直至暴露出所述伪栅结构顶部表面为止，形成所述介质层240。

在一实施例中，在形成所述介质膜之前，还能够在所述衬底和伪栅极结 构表面形成刻蚀停止层，所述刻蚀停止层作为后续在所述介质层240内形成导电插塞通孔时的刻蚀停止层。所述刻蚀停止层的材料与所述介质层240的材料不同。

所述介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。在本实施例中，所述介质膜的形成工艺为流体化学气相沉积工艺。所述平坦化工艺为化学机械抛光工艺。

请参考图5，去除所述伪栅极层230(如图4所示)，在第一区域210的介质层240内形成第一开口241，在第二区域220的介质层240内形成第二开口242。

所形成的第一开口241横跨第一区域210的鳍部201，且所述第一开口241暴露出第一区域210的部分鳍部201侧壁和顶部表面。所形成的第二开口242横跨第二区域220的鳍部201，且所述第二开口242暴露出第二区域220的部分鳍部201侧壁和顶部表面。

去除所述伪栅极层230的工艺为湿法刻蚀工艺或干刻蚀工艺，所述干法刻蚀工艺为各向同性的干法刻蚀或各向异性的干法刻蚀，所述湿法刻蚀为各向同性的湿法刻蚀。本实施例中，所述伪栅极层230的材料为多晶硅，所述干法刻蚀的刻蚀气体包括氯气和溴化氢气体中的一种或两种混合；所述湿法刻蚀的刻蚀液包括硝酸溶液和氢氟酸溶液中的一种或两种混合。

本实施例中，采用湿法刻蚀工艺去除所述伪栅极层230，所述湿法刻蚀工艺对于鳍部201表面的损伤较小。

在一实施例中，所述伪栅极层230与鳍部201之间还具有伪栅介质层，在去除所述伪栅极层230之后，去除所述第一开口241和第二开口242底部的伪栅介质层。去除所述伪栅介质层的工艺能够为SICONI刻蚀工艺，所述SICONI刻蚀工艺为各向同性的干法刻蚀工艺，对鳍部201的侧壁和顶部表面的损伤较小。

请参考图6，在所述介质层240表面、第一开口241的侧壁和底部的衬底表面、以及第二开口242的侧壁和底部的衬底表面形成栅介质层250；在所述栅介质层250表面形成覆盖层251；在所述覆盖层251表面形成第一阻挡层 252。

在本实施例中，所述栅介质层250形成于第一开口241和第二开口242暴露出的鳍部201的侧壁和顶部表面。

所述栅介质层250的材料为高k介质材料；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝；所述栅介质层250的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述栅介质层250的厚度为

在本实施例中，还包括：在形成所述栅介质层250之前，在所述第一开口241和第二开口242底部的衬底表面形成界面层(未标示)；所述栅介质层250位于所述界面层表面。

所述界面层的材料为氧化硅，所述界面层的形成工艺能够为氧化工艺形成，例如热氧化工艺或湿法氧化工艺；所述界面层用于提高所述栅介质层250与衬底之间的结合强度，并用于修复所述栅介质层250与衬底之间界面处的缺陷。

所述覆盖层251用于保护所述栅介质层250，避免后续形成的第一功函数层、第二功函数层、第一栅极层或第二栅极层的材料向所述栅介质层250内扩散，从而保证栅介质层250的介电系数不易发生变化，则所形成的晶体管的阈值电压不易发生偏移。

在本实施例中，所述覆盖层251的材料为TiN；所述覆盖层251的形成工艺化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述覆盖层251的厚度为

在另一实施例中，还能够不形成所述覆盖层。

在本实施例中，在形成覆盖层251之后，形成所述牺牲层之前，进行退火工艺。所述退火工艺用于激活源区和漏区231内的掺杂离子，而所述覆盖层251能够用于吸附退火工艺所激发出的缺陷、杂质或氧空位，避免所述缺陷、杂质或氧空位扩散入所述栅介质层250内。

所述第一阻挡层252用于作为后续在第二区域220形成第二功函数层和第二栅极层时的抛光停止层；所述第一阻挡层252的材料与后续形成的第二功函数层的材料不同，使所述第一阻挡层252与第一功函数层之间具有选择性。

在本实施例中，由于所述第二区域220用于形成PMOS晶体管，所述第一阻挡层252的材料为P型功函数材料，用于调节第二区域202晶体管的阈值电压。所述第一阻挡层252的材料为TaN，所述TaN材料为P型功函数材料；所述第一阻挡层252的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述第一阻挡层252的厚度为

在另一实施例中，还能够不形成所述第一阻挡层。

请参考图7，在形成所述栅介质层250之后，在第一开口241(如图6所示)内形成填充满所述第一开口241的牺牲层203。

所述牺牲层203用于填充所述第一开口241，使后续制程中能够仅在第二开口242内形成第二功函数层和第二栅极层。

首先，由于所述牺牲层203的填充，能够使第二功函数层仅形成于第二开口242内，从而避免了刻蚀去除第一开口241内的第二功函数层的步骤，能够减少刻蚀第二功函数层的工艺对第一开口241的内壁造成损伤。因此，能够减少第一区域210所形成的NMOS晶体管内的缺陷，使所形成的NMOS晶体管更为稳定。而且，所形成的NMOS晶体管与第二区域220所形成的PMOS晶体管之前的失配现象得以抑制。

其次，由于所述牺牲层203填充第一开口241，因此能够在第二开口242内形成第二功函数层和第二栅极层之后，再进行针对第一开口241的制程，从而在形成第二功函数层之后，无需同时在第一开口241和第二开口242内同时形成第一功函数层。因此，在形成所述第二栅极之前，所述第二开口242内至少减少第一功函数层，则所述第二开口242的深宽比得以减小，有利于在第二开口242内填充第二栅极层，且所形成的第二栅极层内部致密均匀，所述第二栅极层与第二功函数层之间的结合良好，所述第二功函数层与第一阻挡层252之间的结合良好。

所述牺牲层203的材料为底层抗反射层材料(Back Anti-Reflection Coating，简称BARC)、深紫外光吸收氧化(Deep UV Light Absorbing Oxide，简称DUO)材料或有机介质层(ODL)材料。由于后续需要去除所述牺牲层203，而所述底层抗反射材料或有机介质材料易于填充且易于被去除，而且去除之后不易残留副产物。

所述牺牲层203的形成步骤包括：在所述栅介质层250表面形成填充满所述第一开口241和第二开口242的牺牲膜；平坦化所述牺牲膜，去除位于介质层240顶部上的部分牺牲膜；在平坦化工艺之后，去除第二开口242内的牺牲膜。

所述牺牲膜采用涂布工艺(例如旋涂工艺或喷涂工艺)形成于第一阻挡层252表面，且填充于第一开口241和第二开口242内。所述平坦化工艺为化学机械抛光工艺(CMP)。在所述化学机械抛光工艺中，能够以所述第一阻挡层252的表面作为抛光停止位置。

去除第二开口242内的牺牲膜的步骤包括：在所述牺牲膜表面形成图形化层，所述图形化层覆盖第一开口241内的牺牲膜；以所述图形化层为掩膜，去除第二开口242内的牺牲膜。其中，以所述图形化层为掩膜去除第二开口242内的牺牲膜的工艺为干法刻蚀工艺、湿法刻蚀工艺或灰化工艺。

请参考图8，在形成所述牺牲层203之后，在第二开口242内形成第二功函数层260以及位于第二功函数层260表面的第二栅极层261，所述第二栅极层261填充满所述第二开口242(如图7所示)。

在本实施例中，所述第二功函数层260形成于第一阻挡层252表面。在其它实施例中，当不形成所述第一阻挡层时，所述第二功函数层形成于覆盖层表面或直接形成于栅介质层表面。

所述第二功函数层260用于调节第二区域220形成的晶体管的阈值电压。在本实施例中，所述第二区域220用于形成PMOS晶体管，所述第二功函数层260的材料为P型功函数材料。在本实施例中，所述第二功函数层260的材料为TiN，所述TiN具有较高的功函数，能够用于调节PMOS晶体管的阈值电压；所述第二功函数层260的厚度为20埃～50埃。

所述第二功函数层260和第二栅极层261的形成步骤包括：在所述栅介质层250上和牺牲层203表面形成第二功函数膜；在所述第二功函数膜表面形成第二栅极膜，所述第二栅极膜填充满所述第二开口242；平坦化所述第二栅极膜和第二功函数膜，去除介质层240顶部上的第二栅极膜和第二功函数膜，并暴露出所述牺牲层203，形成第二栅极层261和第二功函数层260。

所述第二功函数膜的形成工艺为原子层沉积工艺，所述原子层沉积工艺包括：反应气体包括含钛的第一前驱气体，所述含钛的第一前驱气体为TiCl₄、Ti[N(C₂H₅CH₃)]₄、Ti[N(CH₃)₂]₄、Ti[N(C₂H₅)₂]₄中的一种或多种，反应气体还包括第二前驱气体，所述第二前驱气体包括NH₃、CO或H₂O，所述第一前驱气体的流速为50sccm～200sccm，所述第二前驱气体的流速为50sccm～200sccm，反应温度为400℃～600℃。

采用原子层沉积工艺形成的第二功函数膜具有良好的覆盖能力，能够与第二开口242的侧壁和底部表面紧密贴合，且所形成的第二功函数膜厚度均匀，使所形成的第二功函数层260对PMOS晶体管的阈值电压调节能力稳定易控。

由于Al是N型功函数材料，会导致PMOS晶体管的性能下降，因此，所述第二栅极层261的材料需要选用不含Al的材料。在本实施例中，所述第二区域220用于形成PMOS晶体管，所述第二栅极层261的材料为W。

所述第二栅极膜的形成工艺为物理气相沉积工艺、化学气相沉积工艺、电镀工艺或化学镀工艺。

所述平坦化第二栅极膜和第二功函数膜的工艺为化学机械抛光工艺或无掩膜各向异性的干法刻蚀工艺。在本实施例中，平坦化第二栅极膜和第二功函数膜的工艺为化学机械抛光工艺，且能够以所述第一阻挡层252定义抛光工艺的停止位置。

在本实施例中，还包括：在平坦化所述第二栅极膜和第二功函数膜之后，平坦化所述第一阻挡层252、覆盖层251和栅介质层250直至暴露出所述介质层240顶部表面为止。

请参考图9，在形成所述第二栅极层261之后，去除第一开口241内的牺 牲层203(如图8所示)。

去除所述牺牲层203的工艺为干法刻蚀工艺、湿法刻蚀工艺或灰化工艺；其中，所述干法刻蚀工艺能够为各向异性的干法刻蚀工艺或各向同性的干法刻蚀工艺。在本实施例中，去除所述牺牲层203的工艺为湿法刻蚀工艺。

在去除所述牺牲层203之后，暴露出第一开口241，所述第一开口241用于形成NMOS晶体管的功函数层和栅极层。在本实施例中，所述牺牲层203的材料为底层抗反射层材料、深紫外光吸收氧化材料或有机介质层材料，因此所使牺牲层203易于被去除，在去除所述牺牲层203之后不易在第一开口241的内壁表面残留副产物，而且在去除所述牺牲层203之后，对所述第一开口241的内壁表面损伤较小。因此，在第一区域210形成的NMOS晶体管的性能稳定，且所述NMOS晶体管与第二区域220形成的PMOS晶体管之间的失配问题得到抑制。

在本实施例中，在去除牺牲层203之后，去除第一开口241内的第一阻挡层252。去除所述第一阻挡层252的工艺为各向同性的干法刻蚀工艺或湿法刻蚀工艺。在去除所述第一阻挡层252之后，能够增大所述第一开口241的尺寸，有利于后续在第一开口241内填充第一功函数层和第一栅极层。

请参考图10，在去除第一开口241(如图9所示)内的牺牲层203之后，在所述第一开口241内形成第一功函数层270、以及位于第一功函数层270表面的第一栅极层271，所述第一栅极层270填充满所述第一开口241。

在本实施例中，所述第一功函数层270形成于第一开口241内的覆盖层251表面。

所述第一功函数层270用于调节第一区域210形成的晶体管的阈值电压。在本实施例中，所述第一区域210用于形成NMOS晶体管，所述第一功函数层270的材料为N型功函数材料。在本实施例中，所述第一功函数层270的材料为TiAlC，所述TiAlC具有较低的功函数，能够用于调节NMOS晶体管的阈值电压。而且，所述第一功函数层270的材料中含有C离子，C离子能够填补缺陷，并与Ti离子和Al离子形成稳定的原子团，能够抑制Al离子的扩散，有利于保证栅介质层250的介电系数稳定。所述第一功函数层270的 厚度为20埃～50埃。

所述第一功函数层270和第一栅极层271的形成步骤包括：在所述栅介质层250上、介质层240顶部上和第二栅极层261表面形成第一功函数膜；在所述第一功函数膜表面形成第一栅极膜，所述第一栅极膜填充满所述第一开口241；平坦化所述第一栅极膜和第一功函数膜，直至暴露出介质层240表面为止，形成第一栅极层271和第一功函数层270。

所述第一功函数膜的形成工艺为原子层沉积工艺。采用原子层沉积工艺形成的第一功函数膜具有良好的覆盖能力，能够与第一开口241的侧壁和底部表面紧密贴合，且所形成的第一功函数膜厚度均匀，使所形成的第一功函数层270对NMOS晶体管的阈值电压调节能力稳定易控。

所述第一栅极层271的材料为TiAl或W。所述第一栅极膜的形成工艺为物理气相沉积工艺、化学气相沉积工艺、电镀工艺或化学镀工艺。

所述平坦化第一栅极膜和第一功函数膜的工艺为化学机械抛光工艺或无掩膜各向异性的干法刻蚀工艺。在本实施例中，平坦化第一栅极膜和第一功函数膜的工艺为化学机械抛光工艺。

在本实施例中，还包括：在形成第一功函数膜之后，形成第一栅极膜之前，在第一功函数膜表面形成第二阻挡膜；在所述第二阻挡膜表面形成第一栅极膜；所述平坦化工艺还对所述第二阻挡膜平坦化，在第一开口241内形成第二阻挡层272。

所述第二阻挡层272的材料为TiN。所述第二阻挡层272能够用于阻挡第一栅极层271的材料向栅介质层250和鳍部201内扩散，用于使所形成的NMOS晶体管的性能稳定。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。