专利名称：制造集成pin型二极管的方法及其电路装置的制作方法
技术领域：
本发明是关于一种由一载流子基板所承载的PIN型二极管的制造方法。该PIN二极管包含了一具一传导类型的掺杂区域，其系接近一载流子基板；一掺杂区域于基板远程，其比接近基板的该区域更远离该载流子基板，且具有一与接近基板的该区域的传导类型不同的传导类型；以及一中间区域，其位于接近基板的该区域与基板远程的该区域之间且未经掺杂、或是与接近基板的该区域与基板远程的该区域相比，该中间区域具有一稀薄掺杂。此外，在该中间区域与接近基板的该区域之间、以及在该中间区域与基板远程的该区域之间则排列有其它区域，以提升该PIN型二极管的电性。
背景技术：
所谓的PIN型二极管是指具有p、i与n之一膜层序列的二极管，其中p代表一高度掺杂的p型掺杂区域，i代表一本质上为导电性、或其它本质上为稀薄的n型或p型掺杂区域，而n则代表一高度掺杂的n型掺杂区域；PIN型接合与pn型接合的不同处即为本质上稀薄之掺杂中间区域。由于其电性之故，PIN型二极管通常是作为用于反转高于100伏特的电压之整流器二极管；而在微波范围的应用上，快速切换二极管则具有进一步的贡献。由于PIN型二极管的反转电流基本上是与该i区域中的电荷产生有关，因而这样的二极管亦可作为一辐射侦测器(例如用于核子科技中)，或是作为一PIN型光电二极管，特别是用于侦测波长范围约400纳米至1微米的光。此外，PIN型二极管更具有一高灵敏性与高侦测速度。
由于集成PIN型二极管是整体直接连接在集成电路中，因而其侦测灵敏性与频带宽皆比个别的半导体组件更高。
本发明的目的为提供并说明一种制造集成PIN型二极管的方法；同时，本发明亦说明了一种相关的集成电路装置。
关于本发明方法的目的可藉由权利要求1所说明的方法步骤而达成，而其进一步之实施方式亦于其它权利要求中加以说明。
发明内容
本发明所根据的构想在于，制造该集成PIN型二极管的方法需能够简易地即可与集成电路装置的整体制造方法整合，且须尽可能包含能够制造该集成电路装置主要结构的方法步骤。
在本发明之方法中，产生了至少一通达接近基板之区域的电传导终端区域。该终端区域是位于一含有该中间区域的膜层中，并穿透该膜层；更精确而言，该终端区域是从其远离基板的该膜层交界面穿透该膜层而达其接近基板的该膜层交界面。而在这样的方法中，接近基板的该区域即所谓的“埋藏”区域(“buried”region)，亦可称为含有该中间区域之膜层的埋藏层；与所谓的台式(mesa)膜层堆栈相比，埋藏层的制造方法较为简单。此外，在本发明之方法中，该PIN型二极管并不是经由该基板而连接，而是经由至少一独立的终端区域，其使得在将该PIN型二极管与该集成电路装置加以整合时，能够具有自由度；同时，藉由本发明方法，亦可在制造该PIN型二极管时，同时产生该集成电路装置的其它结构(例如该集成电路中特定部分的遮蔽井)，此部份之实施方式将于下文中详细说明。
在本发明方法之一发展例中，则在产生接近基板的该区域时，同时产生一掺杂之去耦区域；且产生由该载流子基板所承载之一电路装置，其中该去耦区域是排列在该等组件的一部份与该载流子基板间，且相较之下，在该等组件的其它部分与该载流子基板之间则不具有去耦区域。藉由此一方式，则不需额外的处理与工程花费，即可产生一去耦区域以遮蔽该集成电路装置中会从其它电路部分产生干扰的电路部分；而在另一方面，其亦可在该电路中止操作时，保护灵敏性特别高的电路部分。举例而言，在第一种方式中，在对该基板之电容性耦合时，寄生电流即不会受到影响；在第二种方式中，寄生电流或电压不会藉由对该基板之电容性耦合而从该基板传至敏感的电路部分；而上述两种方式的结合即可产生较佳的遮蔽。举例而言，强干扰电路部分即为数字电路、或是输出放大器，而特别敏感的电路部分则是前置放大器(preamplifier)。
在本发明之PIN型二极管的制造方法的另一发展例中，则在产生通达接近基板之PIN型二极管层的该终端区域时，同时产生一通达去耦区域之终端区域；在此方式中，并不需要使用任何额外步骤来制造该去耦区域终端区域。该去耦区域可经由该去耦区域终端区域而设置于一预定电位；同时该去耦区域终端区域能够用于产生所谓的萃取二极管(extraction diode)，而萃取该集成电路装置的干扰电压与干扰电流。此部份之实施方式将于下文中详细说明。
在另一发展例中，该去耦区域终端区域与该去耦区域形成了一遮蔽井，其围绕了由该遮蔽井所包围的一区域、或相对于该包围区域至少50％或至少75％的侧边范围与基底范围；而遮蔽效应越大，则能更完全地围住该包围区域。然而，亦可能中断阻碍该遮蔽，以基于其它理由来执行一简单处理。
在另一发展例中，接近基板之该PIN型二极管区域与该去耦区域是位于该平面或该膜层中，而位于所述区域外部的区域则具有一不同传导类型的掺杂，以藉由一简单的方式而使接近基板的该区域与该去耦区域、或该平面或该膜层中个别的去耦区域彼此绝缘；精确而言，利用一氧化物覆盖接近基板的该区域以及一氧化物覆盖该去耦区域以罩蔽(mask)一布植，其相较于光微影方式，是一项简化的处理。
在另一发展例中，通达接近基板之PIN型二极管区域与该去耦区域的该终端区域是藉由一沟渠之制造而产生，且该沟渠的深度至少是宽度的两倍；举例而言，该沟渠具有高于10微米、15微米或甚至高于20微米的深度，而其宽度则低于5微米。另外，该终端区域是藉由一扩散处理的辅助而产生，其中掺杂物是由远离基板之一区域扩散至接近基板的该膜层或该去耦层；举例而言，若给定的扩散长度是10微米，则该终端区域便具有7微米的宽度，然而相较于该PIN型二极管占据的面积，这样的宽度对于所需要的电路面积而言是可以被接受的。具有布植深度大于1微米的其它方法亦可用以制造该等终端区域。
在另一发展例中，含有该中间区域的该膜层是经由一磊晶方式而产生；详细而言，作为该集成电路装置的内埋组件至少一埋嵌区域的基底材料是同时于该磊晶方式中产生；该埋嵌区域亦即所谓的块体(bulk)。磊晶处理是一种用于制造覆盖埋藏层的膜层的简单方式，然亦有其它可能的实施方法，例如一高能离子布植。经掺杂的半导体区域亦可藉由一磊晶处理之简单方式所制造，例如在成长磊晶层时即加以原处掺杂(in-situ doPINg)。
在磊晶处理的一发展例中，磊晶方式的实施至少为两阶段中断该磊晶成长于第一阶段终了之时；接着执行一位于磊晶成长连接的其它处理，在一详细例中，其为用于制造一与该磊晶层掺杂不同的掺杂之一掺杂处理，这样的方式能够以一种简单的方法而在产生接近基板之该PIN型二极管区域与该去耦区域之外，亦进而产生埋藏区域；而在执行该等其它处理后，便继续成长该磊晶层。这样的程序代表先前所惯用的制造集成电路装置组件的方法可以继续使用而无须改变。
在另一发展例中，通达接近基板之该PIN型二极管区域的该终端区域完全包围了侧向方向上的该中间区域，此方式可利用一种简单的方式而将该中间区域自该集成电路装置的剩余组成部分绝缘。
在另一发展例中，包含该中间区域的该膜层是一半导体层，其较佳为具有不同掺杂类型的区域；举例而言，该半导体层是基于一单晶材料，例如单晶硅；然而，亦可使用混晶半导体，例如砷化镓。
在另一发展例中，该去耦区域靠近一具有不同电传导类型的材料，此方式产生的pn型二极管或np型二极管具有萃取二极管的功能，其可自邻近该去耦区域的区域萃取干扰电荷载子或是干扰电流，或是由于一阻碍效应(blocking effect)而避免该等电流通过欲遮蔽之区域。
本发明另关于一种具有一PIN型二极管的集成电路装置，其可以藉由本发明之方法或是其发展利而制造；因此，上述之技术效应亦适用于该电路装置及其发展例。
本发明之实施例是参考下列的伴随图式而加以详细说明，其中图1表示一具有PIN型二极管与遮蔽井的集成电路装置，以及图2A至2D表示该集成电路装置之制造过程。
具体实施例方式
图1说明了一集成电路装置10，其包含了一p型掺杂基板12、一PIN型光电二极管14、一遮蔽区域16或多个遮蔽区域、以及一电路区域18或多个未遮蔽电路区域。
举例而言，该基板12是一半导体晶圆的一部份，一埋藏n+型区域20与一埋藏n+型区域22则藉由如图2A所示之方法而形成于该基板12上；n+代表可产生n型传导类型之一高掺杂物浓度的掺杂物，例如砷化物或是磷化物。位于该等区域20与22之间的是位于同一平面的埋藏p+型区域24、26与28。
该区域20是属于该光电二极管14，如图1中的侧向截面所示，举例而言，该光电二极管14具有的长度为50微米。位于该区域20上方的是该光电二极管14的中间区域30，其经一稀薄的n型掺杂，亦即n-型；该中间区域30完全被例如一环型终端区域32侧向包围，该环型终端区域32是n型掺杂，但其掺杂物浓度比该中间区域30更高。在远离该基板之一区段34处，该环型终端区域32则为n+型掺杂，以确保其低接触阻值。内连接36与38穿透了该集成电路装置10的一或多金属化层40，并通达该终端区域32的该区段34。
位于该中间区域30上的是一p+型掺杂区域42，其形成了该光电二极管14的阳极；一内连接44穿透该金属化层40并连接至该区域42。
该金属化层40中的一图案46则未于该区域42上方，光线能够经由该图案46而达该光电二极管14，以影响其电性。该图案46是配置为使入射光能够尽可能地完全穿透至该光电二极管14，例如藉由一抗反射层的使用。
位于与该中间区域30相同平面上的是一膜层55的p型掺杂区域48至54，该膜层55亦包含该中间区域30；该等区域48至50邻近该光电二极管14的该终端区域32，该区域52形成一所谓的块体或是电路基板，而且是遮蔽区域16的一部分；该区域52在侧向上则是与一终端区域56接界，举例而言，其亦同样为环型，且通达该去耦区域22并将该区域52自该区域50与54隔离。
该终端区域56与该区域22形成一遮蔽井，其产生了一反偏压萃取二极管(reverse-biased extraction diode)的功能。具有强干扰发射的组件(例如一npn型晶体管58)与其它组件60(例如CMOS组件)、或是具有之一或多个被动组件(例如线圈)即位于该遮蔽区域16内部；而该npn型晶体管58与组件60是由标准制造方法所制造。
因此，举例而言，该npn型晶体管58包含了一埋藏之集电极终端区域62，其经高度n型掺杂，亦即n+型，并通达一集电极区域64，该集电极区域64则为稀薄之n型掺杂，亦即n-型。位于该集电极区域64上方的是一高度p型掺杂之基极区域66与一高度n型掺杂之发射极区域68；在该晶体管58的区域中，该等金属化层40则由内连接70、72与74穿透，而通达该基极区域66、该发射极区域68与该集电极终端区域62。
该终端区域56亦同样为n型掺杂且具有一远离该基板之区段74，所述之区段为n+型掺杂；内连接78与80通达该终端区域56，其作用在于例如供应一正操作电压电UP至该终端区域56及膜层22，其形成了一反偏压萃取二极管的阴极。该萃取二极管完全遮蔽了可能通至该基板的噪声电流。
该等区域52与54亦可为p型井。
该集成电路装置的区域18包含了多种电子组件82，其系以三个点(…)表示于图1中。由于该终端区域56与区域22所形成的遮蔽井之遮蔽效应，因而由该晶体管58与该组件60所产生的干扰无法穿透至该等组件82。
图1亦说明了所谓的场效氧化物区域84至100，举例而言，其是由二氧化硅所形成，且将个别的组件或组件的功能性单元彼此绝缘。
在另一实施例中，该金属化层40中的内连接连接了该集成电路装置10的不同组件，例如该光电二极管14至一晶体管。
图2A说明了该集成电路装置10制造的一第一制造阶段；首先形成一二氧化硅层110于基板12上，例如藉由热氧化处理。举例而言，该二氧化硅层110的厚度是50奈米(nm)；接着沉积一氮化硅层112，举例而言，其同样具有厚度为50奈米。
使用一光微影方法来形成一布植罩幕，以进而执行膜层20与22的掺杂物布植；为此，须于整体区域上涂布一光阻层114，并以一后续的曝光步骤加以成型(patterned)，以于欲形成之区域20与22上产生图案116与118。之后，关于在该光阻层114未覆盖区域中的二氧化硅层110而选择性移除该氮化硅层112，例如藉由一干式蚀刻方式而执行。在该氮化硅层112成型之后，即执行一离子布植以布植砷或锑离子，例如见图中箭头120所示。
如图2B所示，接着移除该光阻层114剩下来的残余物，然后执行一局部氧化处理，而在该二氧化硅层110地为覆盖区域上形成更厚的氧化物区域130；在该区域20与22中的掺杂物亦于氧化过程中加以活化。
如图2C所示，接着移除残余的氮化物层112，例如藉由一蚀刻方式的辅助；然后藉由一离子布植140的辅助而形成区域24至28，举例而言，执行一硼布植；在布植过程中需注意布植能量的大小，以避免硼离子穿透该氧化物区域130。相较之下，在产生该氧化物区域130时未改变厚度的该二氧化硅层110区域则被该等硼离子穿透。
如图2D所示，接着移除该氧化物区域130与该二氧化硅层110的残余区域；接着以磊晶方式形成膜层55于该等膜层20与22以及区域24、26与28上，举例而言，该膜层55经一稀薄之n型掺杂。在一较佳实施例中，该膜层55具有的厚度为10微米，该膜层55的掺杂物浓度为每立方公分有51013个粒子。
接着形成一薄二氧化硅层152于该膜层55上，然后，在一光微影方法中，针对一后续之的离子布植处理而涂布一光阻层154并以一罩幕加以成型。接着在该光阻层154中，形成图案156至162于区域20与22的边缘区域上；接着执行一离子布植，例如使用磷离子，在布植过程中需注意布植能量的大小，以使磷离子不至于穿透该光阻层154。然后，该等磷离子仅直接于该等图案156至162下方通过原始掺杂区域164至170，举例而言，该原始掺杂区域164至170的掺杂物浓度是每立方公分为1016个掺杂物粒子；此一离子布植处理则以图2D中的箭号172表示。
接着移除残余的该光阻层154。使用一光微影技术以产生一具有图案的新光阻质罩幕于该膜层55欲执行p型掺杂的区域中。接着执行一离子布植于该二氧化硅层152下方的该等区域48、50、52与54，例如使用硼离子。
接着执行一扩散处理，例如藉由一扩散炉；为此，该等掺杂物首先从该等原始掺杂区域164至170扩散至该等区域20与22，而分别形成终端区域32与56；该等掺杂物亦分布于该等区域48、50、52与54中，并于所述之区域48、50、52与54中产生一p型传导类型。
本方法的另一变化方式则参考图2B而加以说明，其以执行一额外的光微影方式来取代局部氧化处理，因而不需使用氮化硅层112。举例而言，光微影方式的使用可以只形成区域24与26，而不产生区域28。
在另一变化例中，使用一磷玻璃涂布层来取代离子布植，以产生该等掺杂区域。
在其它的变化例中，该等终端区域32与56并非由扩散方式产生，而是藉由注入掺杂多晶硅或其它金属的深沟渠之形成而产生。
权利要求
1.一种用于制造一集成PIN型二极管(14)，特别是一PIN型光电二极管(14)，的方法，该方法具有不限于所述次序的下列步骤产生一具一传导类型的掺杂区域(20)，其系接近一载流子基板(12)，产生一掺杂区域(42)于基板远程，其比接近基板的该区域(20)更远离该载流子基板(12)，且具有一与接近基板的该区域(20)的传导类型不同的传导类型，产生一中间区域(30)，其位于接近基板的该区域(20)与基板远程的该区域(42)间且未经掺杂、或是与接近基板的该区域(20)与基板远程的该区域(42)相比，该中间区域(30)具有一稀薄掺杂，以及产生至少一电传导终端区域(32)于含有该中间区域(30)的一膜层(55)中，且该电传导终端区域(32)乃通达至接近该基板的该区域(20)。
2.如权利要求1所述的方法，其中该电传导终端区域(32)是从其远离基板的交界面穿透该膜层(55)而远至其接近基板的交界面。
3.如权利要求1或2所述的方法，其包含步骤在产生接近基板的该区域(20)时，同时产生一掺杂之去耦区域(22)，以及产生由该载流子基板所承载的一电路装置(10)，其具有至少两组件(58，60，82)，该去耦区域(22)较佳为排列在该等组件(58，60，82)的一部份与该载流子基板(12)间，且不排列在该等组件(82)的其它部分与该载流子基板(12)间。
4.如权利要求3所述的方法，其包含步骤在产生通达至接近基板的该区域(20)的该终端区域(32)的同时产生一电传导去耦区域终端区域(56)。
5.如权利要求4所述的方法，其中该去耦区域终端区域(56)与该去耦区域(22)形成了一遮蔽井，其完全围绕由该遮蔽井所包围的一区域、或围绕于相对于该包围区域的至少50％或至少75％的侧边范围与基底范围。
6.如权利要求3至5中任一项所述的方法，其中在接近基板的该区域(20)与该去耦区域(22)所在的该膜层(55)中，该等区域(20，22)的外部区域具有一不同传导类型的掺杂，而覆盖接近基板的该区域(20)与该去耦区域(22)的一氧化物(130)则作为罩幕布植(140)，或，其中在接近基板的该区域(20)与该去耦区域(22)所在的该膜层(55)中，该等区域(20，22)的外部区域并未加以掺杂、或加以选择性掺杂。
7.如前述各项权利要求中任一项所述的方法，其中该终端区域(32，56)是藉由一沟渠的制造而产生，该沟渠的深度最好至少是其宽度的两倍，或其中该终端区域(32，56)是藉由一扩散处理的辅助而产生，其中掺杂物是由远离基板的一区域扩散至接近基板的该膜层(20)，及/或其中该终端区域(32，56)是经由一布植方法而产生，而较佳为经由一高能量布植方法而产生。
8.如前述各项权利要求中任一项所述的方法，其中含有该中间区域(30)的该膜层(55)是经由一磊晶方式而产生，及/或其中作为一集成电路装置(10)的内埋组件(58，60，82)的埋嵌区域(52，54)的基底材料是同时于该磊晶方式中产生。
9.如权利要求8所述的方法，其中用于产生一磊晶层的磊晶方式的实施至少为两阶段，中断磊晶成长，在中断之后，接着执行至少一其它处理，较佳为用于制造一与该磊晶层掺杂不同的掺杂的一掺杂处理，以及在执行该其它处理后，继续成长该磊晶层。
10.如前述各项权利要求中任一项所述的方法，其中通达接近基板的该区域(20)的该终端区域(32)侧向包围了该中间区域(30)，且较佳为完全包围。
11.如前述各项权利要求中任一项所述的方法，其中含有该中间区域(30)的该膜层(55)是一半导体层，且较佳为其包含了具不同传导类型的区域。
12.如前述各项权利要求中任一项所述的方法，其中该去耦区域(22)贴近具不同传导类型的材料(12，52，54)，或是被具一不同传导类型的材料(12，52，54)所围绕，且较佳为位于与一或多个去耦区域终端区域(56)相隔开的所有侧边上。
13.一种集成电路装置(10)，其具有一PIN型二极管(14)，特别是一PIN型光电二极管(14)，具有一载流子基板(12)，其承载了一PIN型二极管(14)的区域序列，具有一具一传导类型的掺杂区域(20)，其位于接近基板的区域序列中且接近该基板，具有远离该基板的一掺杂区域(42)，其位于区域序列中并具有一与接近基板的该区域(20)的传导类型不同的传导类型，具有一中间区域(30)，其位于接近基板的该区域(20)与远离该基板的该区域(42)之间且未经掺杂、或是与接近基板的该区域(20)与基板远程的该区域(42)相比，该中间区域(30)具有一稀薄掺杂，以及具有一电传导终端区域(32)，其位于含有该中间区域(30)的一膜层(55)中，且该电传导终端区域(32)乃通达该区域(20)。
14.如权利要求13之集成电路装置(10)，其中该电传导终端区域(32)是从该膜层(55)远离该基板的交界面穿透该膜层(55)而达其接近基板的交界面。
15.如权利要求13或14之集成电路装置(10)，更包含一由该载流子基板(12)所承载的一电路装置(10)且该电路装置含有至少两电子组件(58，60，82)，以及含有一掺杂的去耦区域(22)，其排列在该组件(58，60，82)与该载流子基板(12)间且具有与接近基板的该区域(20)相同的传导类型，及/或具有与接近基板的该区域(20)相同的掺杂物浓度，及/或排列在接近基板的该区域(20)的一平面上。
16.如权利要求15之集成电路装置(10)，更包含电传导去耦区域终端区域(56)，其通达该去耦区域(22)及/或具有与通达至接近基板的该区域(20)的该终端区域(32)相同的材料。
17.如权利要求13至16中任一项之集成电路装置(10)，其中该电路装置(10)是藉由如权利要求1至12中任一项所述的方法所制得。
全文摘要
本发明提出了一种用于制造一集成PIN型光电二极管的方法，该集成PIN型二极管包含了一埋藏区域(20)与通达该埋藏区域(20)的一终端区域(32)；此制造方法使该PIN型光电二极管(14)可藉由一简单方式而加以整合。同时，用于制造该PIN型二极管的方法步骤亦可用以制造遮蔽井(22，56)。
文档编号H01L27/144GK1682380SQ03821213
公开日2005年10月12日 申请日期2003年8月14日 优先权日2002年9月5日
发明者K·米勒, J·K·斯特姆 申请人:因芬尼昂技术股份公司