专利名称：具有多重栅极晶体管的静态随机存取存储单元及其制造方法
技术领域：
本发明是有关于一种静态随机存取内存(static random accessmemory；SRAM)，且特别是有关于一种具有多重栅极场效晶体管(multiple-gate field-effect transistor；MGFET)且较佳稳定度的静态随机存取内存单元(SRAM cell)。
背景技术：
SRAM为常见的内存，本身是属于一种挥发性(volatile)的内存，亦即，当供给SRAM的电力消失之后，所储存的数据会同时抹除。SRAM储存数据的方式是利用存储单元(memory cell)内晶体管的导电状态来达成，SRAM的设计是采用互耦合晶体管为基础，没有电容器放电的问题，不需要不断充电以保持数据不流失，也就是不需做内存更新的动作，这与同属挥发性内存的动态随机存取内存(DRAM)利用电容器带电状态储存数据的方式并不相同。SRAM的存取速度相当快，因此有在计算机系统中当作高速缓存(cache memory)等的应用。
图1为6T-SRAM存储单元的电路图，图2是绘示对应于图1的传统的布局图，为了简化图式，金属内联机的部分并未绘示。典型的6T-SRAM存储单元10是由上拉晶体管PU1和PU2、下拉晶体管PD1和PD2和存取晶体管PG1和PG2构成正反器(flip-flop)，其中上拉晶体管PU1和PU2及下拉晶体管PD1和PD2构成栓锁电路(latch)，使数据可以栓锁在储存节点SN1或SN2。其中，上拉晶体管PU1和PU2做为主动负载之用，亦可以一般的电阻R1和R2来取代做为上拉组件，在此情况下即为4T-SRAM，如图3所示。
其中上拉晶体管PU1与下拉晶体管PD1构成的串接电路，其两端点分别耦接于一电压源VDD与接地GND，意即，上拉晶体管PU1的源极S3耦接于电压源VDD，下拉晶体管PD1的源极S1耦接于接地线GND。同样地，上拉晶体管PU2与下拉晶体管PD2构成的串接电路，其两端点亦分别耦接于上述电压源VDD与接地线GND，意即，上拉晶体管PU2的源极S4耦接于电压源VDD，下拉晶体管PD2的源极S2耦接于接地GND。
此外，在储存节点SN1处，是分别连接有下拉晶体管PD2和上拉晶体管PU2栅极(Gate)G2和G4、及下拉晶体管PD1、上拉晶体管PU1和存取晶体管PG1的漏极(Drain)D1、D3和D5；同样地，在储存节点SN2上，亦分别连接有下拉晶体管PD1和上拉晶体管PU1的栅极G1和G3、及下拉晶体管PD2、上拉晶体管PU2和存取晶体管PG2的漏极D2、D4和D6。至于存取晶体管PG1与PG2的栅极G5、G6则皆耦接至字符线(Word Line)WL，而存取晶体管PG1与PG2的源极(Source)S5和S6则分别耦接至位元线(Bit Line)BL和BL。
通常，上拉晶体管PU1和PU2是为p通道型晶体管，设置于n型井区NW的主动区AA中。下拉晶体管PD1和PD2和存取晶体管PG1与PG2是为n通道型晶体管，设置于p型井区PW的主动区AA中。
储存节点SN1和SN2会产生逻辑位准相异的逻辑信号，亦即，写入存储单元10的数据将会储存于下拉晶体管PD1和PD2的漏极端点D1、D2。字符线WL则作为寻址用，控制存取晶体管PG1和PG2的开关状态；位元线BL和BL则分别读取或写入储存节点SN1和SN2的逻辑值。
传统的SRAM数组包括复数列(rows)和复数行(columns)的SRAM存储单元，相同列的SRAM存储单元共享一字符线WL，相同行的SRAM存储单元共享同一对位元线BL和BL。
当SRAM在等待存取信号期间，所有的字符线是处于低位准(即接地位准，GND)，所有的位元线是施加待命电压位准(即来自电源供应器的电压源位准，VDD)，因此所有的存取晶体管均处于关的状态。维持数据1和0的方式和储存节点的状态如表一所示。当取出数据时，在选定的字符线施加电压源的偏压，则有一半的存取晶体管会被同时开启。对沿该条选定的字符线沿线的每一存储单元而言，只有一存取晶体管被开启。
表一
在进行读取操作时，将存储单元内的位元线BL或BL从高位准拉下。当存储单元的数据为0，则将位元线BL自高位准下拉；当存储单元的数据为1，则将位元线BL自高位准下拉。再借由位元线选择多任务器(bit select multiplexor)和感测放大器(sense amplifier)而读取产生数字讯号。沿着选定的字符线的那些未选择的存储单元，是称为半选定的存储单元。
在写入操作时，位选择电路会将输入数据写入选定的位元线对。写入数据1和0的方式如表二所示表二
未选定的位元线是耦接至高电压VDD，且会被半选定的存储单元逐渐地下拉。因此，在读取操作时，当每一存储单元的一存取晶体管开启时，所有沿着选定的字符线的存储单元都被干扰。在写入操作时，所有半选定的存储单元会如同在读取操作时同时被干扰。当存储单元为0时，储存节点SN1会处于接地状态。当字符线提升至高电压时，存取晶体管开启，位元线BL上拉至电压源的电压，并将储存节点SN1上拉。因此，存取晶体管PG1和下拉晶体管PD1做为储存节点SN1在电压源和接地之间的电位分配器。为了避免储存节点SN1上升超过下拉晶体管PD2的启始电压，下拉晶体管PD1的导抗(conductance)必须大于存取晶体管PG1的导抗。此外，在下拉晶体管PD2开启、储存节点SN2下拉、上拉晶体管PU1开启、且储存节点SN1从接地上拉至电压源的电压的情况下，存储单元会从0状态改变成1状态。
因此，下拉晶体管的导抗与存取晶体管的导抗的比值是为量测SRAM存储单元的稳定度或维持其数据状态的能力的参考值，此比值称为β或β比值。
由于晶体管的导抗大致正比于有效的载子迁移率(meff)以及组件宽度对信道长度的比值(W/L)，因此，SRAM存储单元的β比值大致正比于下拉晶体管的meff，PD×WPD/LPD以及存取晶体管的meff，PG×WPG/LPG。如果下拉晶体管和存取晶体管的通道长度相同，即LPD＝LPG，则β比值变成下拉晶体管的通道宽度和存取晶体管的通道宽度的比值，即β∝WPD/WPG。
从另一观点来看，写入能力和稳定度是相对立的。当存储单元愈稳定，要将存储单元写入不同的状态会变得相当困难。如上所述，较窄的存取晶体管会使存储单元有较好的稳定度，但是电流就会相对减小，因而要在位元线得到预定大小的信号则需要较多的时间。存储单元可以下拉位元线的速度，严重地受限于下拉晶体管和存取晶体管，而增加下拉晶体管和存取晶体管其中一者或两者的导抗则可以提高其速度。为了减少读取时的延迟，下拉晶体管和存取晶体管两者的通道宽度(WPD、WPG)应尽可能地加宽。然而，实际上存储单元的大小和β比值会限制晶体管组件的大小。
美国专利第6,198,173号标题为“SRAM with improved Beta ratio”，Huang提出对SRAM存储单元的存取晶体管进行额外的硼离子植入，以形成环状结构(halo structure)，借以改善SRAM的β值。然而此种方法仍必须配合加宽下拉晶体管和存取晶体管的通道宽度才能减少读取时的延迟，但是如此则会增加晶体管组件的布局面积。
美国专利第6,341,083号标题为“CMOS SRAM cell with PFET passgatedevices”，Wong提出以p通道型场效晶体管做为SRAM的存取晶体管，借以改善存储单元的稳定度。由于电子的迁移率和电洞的移迁率的比值大约为2倍，因此在下拉晶体管和存取晶体管大小相同的情况下，β值即可达2。然而，利用迁移率较低的电洞做为存取晶体管的载子，亦会影响操作速度。
美国专利第6,556,471号标题为“VDD modulated SRAM for highlyscaled，high performance cache”，Chappell提出一种电路设计，借由升压源(boost voltage source)来增加栓锁组件的导抗，以提高SRAM的β值。然而，如此会增加电路设计的复杂性。
发明内容
本发明的目的在于提供一种可提高SRAM的β值的SRAM存储单元的结构。
本发明的另一目的在于提供一种可以提高下拉晶体管和存取晶体管的导抗，且又可以兼顾改善β值的SRAM存储单元的结构。
本发明的又一目的在于提供一种可以改变下拉晶体管和存取晶体管的导抗，而达到任何预定的β值的SRAM存储单元的结构。
本发明提出一种具有多重栅极晶体管的静态随机存取存储单元，其中下拉晶体管和存取晶体管分别设于第一岛状半导体层和第二岛状半导体层。其中，m条形第一开口位于第一岛状半导体层中，且与第一栅极电极垂直，第一接触窗插塞和第二接触窗插塞分别位于第一岛状半导体层的两侧与第一源极和第一漏极电性连接。其中，n条形第二开口位于第二岛状半导体层中，且与第二栅极电极垂直，第三接触窗插塞和第四接触窗插塞分别位于第二岛状半导体层的两侧与第二源极和第二漏极电性连接。其中，m和n为大于1的整数。
依据本发明一较佳实施例，其中下拉晶体管和存取晶体管的导抗比值(β)为1.5-3。
依据本发明一较佳实施例，下拉晶体管和存取晶体管是为n通道型的多重栅极晶体管。
依据本发明一较佳实施例，下拉晶体管和存取晶体管可为双重栅极晶体管、三重栅极电极体或Ω形多重栅极晶体管。就双重栅极晶体管而言，第一岛状半导体层和第一栅极电极之间具有第一罩幕层，第二岛状半导体层和第二栅极电极之间具有第二罩幕层。就三重栅极晶体管而言，第一岛状半导体层的侧壁和顶部是与第一栅极电极之间夹隔第一栅极介电层，第二岛状半导体层的侧壁和顶部是与第二栅极电极之间夹隔第二栅极介电层。
上述的第一和第二接触窗插塞、以及第三和第四接触窗插塞的电性接触方式，可为分别与第一和第二岛状半导体层的顶部接触。或者，m条形第一开口将第一岛状半导体层分成m+1条，使第一和第二接触窗插塞与分成m+1条状的第一岛状半导体层的侧壁接触；n条形第二开口将第二岛状半导体层分成n+1条，使第三和第四接触窗插塞与分成n+1条状的第二岛状半导体层的侧壁接触。
依据本发明一较佳实施例，当第一岛状半导体层和第一栅极电极之间具有第一罩幕层，第二岛状半导体层和第二栅极电极之间具有第二罩幕层，第一栅极电极和第二栅极电极的宽度相同，则下拉晶体管和存取晶体管的导抗比值(β)为(m+1)/(n+1)。
适用于本发明的静态随机存取内存，包括6T型静态随机存取存储单元和4T型静态随机存取存储单元。
本发明提供一种具有多重栅极晶体管的静态随机存取存储单元，其中第一和第二负载具有一共享端点连接至一电压源，第一和第二下拉晶体管具有一第一共享源极接地，第一下拉晶体管的漏极、第一存取晶体管的漏极、第一负载的另一端点、和第二下拉晶体管的栅极电极电性连接，第二下拉晶体管的漏极、第二存取晶体管的漏极、第二负载的另一端点、和第一下拉晶体管的栅极电极电性连接，一对位元线分别连接至第一和第二存取晶体管的源极，一字符线连接至第一和第二存取晶体管的栅极电极。其中，每一下拉晶体管具有第一岛状半导体层，m条形第一开口位于第一岛状半导体层中，且与下拉晶体管的栅极电极垂直，下拉晶体管的源极和漏极是分别位于栅极电极两侧的第一岛状半导体层中。每一存取晶体管具有第二岛状半导体层，n条形第二开口位于第二岛状半导体层中，且与存取晶体管的栅极电极垂直，存取晶体管的源极和漏极是分别位于栅极电极两侧的第二岛状半导体层中。m和n为大于1的整数。再者，每一下拉晶体管的导抗大于每一第一存取晶体管的导抗。
依据本发明一较佳实施例，其中下拉晶体管和存取晶体管的导抗比值(β)为1.5-3。
上述的具有多重栅极晶体管的静态随机存取存储单元中，负载可为p信道型场效晶体管或阻抗。上拉晶体管和存取晶体管为n通道型场效晶体管。上拉晶体管和存取晶体管可为双重栅极晶体管、三重栅极晶体管、或Ω形多重栅极晶体管。
依据本发明一较佳实施例，其中第一接触窗插塞是与第一下拉晶体管的漏极和第一存取晶体管的漏极接触，并电性连接至第一负载的另一端点和第二下拉晶体管的栅极电极；第二接触窗插塞是与第二下拉晶体管的漏极和第二存取晶体管的漏极接触，并电性连接至第二负载的另一端点和第一下拉晶体管的栅极电极；第三接触窗插塞是与下拉晶体管的第一共享源极接触，并借由第三接触窗插塞接地；以及第四接触窗插塞和第五接触窗插塞是分别与第一存取晶体管和第二存取晶体管的源极接触，并分别电性连接至位元线。
本发明提供一种具有多重栅极晶体管的静态随机存取存储单元的制造方法。首先，提供一半导体层覆绝缘层型基底，其是由一基底、一绝缘层和一半导体层所组成。接着，定义半导体层，以形成一岛状半导体层，岛状半导体层中具有至少一条状开口与岛状半导体层的走向平行。之后，于岛状半导体层的表面形成一栅极介电层。然后，于栅极介电层和绝缘层上形成一栅极电极，且与条状开口垂直，并往下延伸至条状开口中。
依据本发明一实施例，其中于栅极介电层形成于岛状半导体层的侧壁表面，岛状半导体层的顶部覆盖一罩幕层，以形成双重栅极晶体管。
依据本发明一实施例，其中栅极介电层形成于岛状半导体层的侧壁和顶部表面，以形成三重栅极晶体管。
依据本发明一实施例，其中栅极介电层形成于岛状半导体层的侧壁表面、顶部表面和部分底部面，以形成Ω形多重栅极晶体管。
上述的具有多重栅极晶体管的静态随机存取存储单元的制造方法中，更包括分别于栅极电极两侧的岛状半导体层中形成一源极和一漏极，且形成第一和第二接触窗插塞，分别与岛状半导体层中的源极和漏极接触。其中，第一和第二接触窗插塞分别与岛状半导体层的顶部接触；或者，与岛状半导体层的顶部和侧壁接触。
图1为6T-SRAM存储单元的电路图；图2是绘示对应于第1图的传统的布局图；图3为4T-SRAM存储单元的电路图；图4A和图4B是分别为一种下拉晶体管和存取晶体管的布局，其中包括岛状半导体主动区、源极、漏极、接触窗插塞和栅极电极的相对配置关系；图5A和图5B是分别为另一种下拉晶体管和存取晶体管的布局，其中包括岛状半导体主动区、源极、漏极、接触窗插塞和栅极电极的相对配置关系；图6A至图6D是为布局图，其表示本发明的一种SRAM存储单元的制造方法；图7A是为双重栅极晶体管的立体图；图7B为图7A沿栅极电极方向的剖面图；
图8A是为三重栅极晶体管的立体图；图8B为图8A沿栅极电极方向的剖面图；图9A是为Ω形多重栅极晶体管的立体图；图9B为图9A沿栅极电极方向的剖面图；图10A至图10C是为剖面图，其表示本发明的一种以双重栅极晶体管做为驱动组件的SRAM存储单元的制造方法，其中图10A是为图6A的I-I’剖面图，图10B是为图6B的I-I’剖面图，图10C是为图6C的I-I’剖面图；图11A至图11B是为剖面图，其表示本发明的一种以三重栅极晶体管做为驱动组件的SRAM存储单元的制造方法；图12A至图12B是为剖面图，其表示本发明的一种以Ω形多重栅极晶体管做为驱动组件的SRAM存储单元的制造方法；图13A至图13B是为布局图，其表示本发明一第二实施例的一种SRAM存储单元的制造方法；图14是绘示由双重栅极晶体管所构成的存取晶体管PG1和下拉晶体管PD1的岛状半导体主动区和栅极电极的相对配置关系的立体图；图15是绘示由三重栅极晶体管所构成的存取晶体管PG1和下拉晶体管PD1的岛状半导体主动区和栅极电极的相对配置关系的立体图；图16是为本发明一第三实施例的一种SRAM存储单元的布局图；图17是为布局图，假设下拉晶体管PD1的岛状半导体主动区的条状结构有p个，存取晶体管PG1的岛状半导体主动区的条状结构有q个。
符号说明存储单元10上拉晶体管PU1、PU2下拉晶体管PD1、PD2存取晶体管PG1、PG2
储存节点SN1、SN2电阻R1、R2栅极G1、G2、G3、G4、G5、G6漏极D1、D2、D3、D4、D5、D6字符线WL源极S1、S2、S3、S4、S5、S6位元线BL、BL岛状半导体主动区30a、30b、50a、50b条状开口32a、32b、52a、52b、130栅极电极34a、34b、54a、54b接触窗插塞24、26、20、22、44、46、40、42接触窗插塞102、104、108、112、114、110、120接触窗插塞122、124、142、144、146、148、150接触窗插塞152、154、160、162、164栅极电极69岛状半导体层64罩幕层66栅极介电层68绝缘层62基底60半导体层覆绝缘层型基底100导电层P具体实施方式
下拉晶体管和存取晶体管的导抗比值是量测SRAM存储单元的稳定度或存储单元保持其数据状态的能力的基本量测值，称为β或β比值。当β比值愈大，代表存储单元就愈稳定，且其静态噪声容限度(static noisemargin；SNM)会增加。
由于晶体管的导抗大致正比于有效的载子迁移率(meff)以及组件宽度对信道长度的比值(W/L)，因此，SRAM存储单元的β比值大致正比于下拉晶体管的meff，PD×WPD/LPD以及存取晶体管的meff，PG×WPG/LPG。如果下拉晶体管和存取晶体管的通道长度相同，即LPD＝LPG，则β比值变成正比于WPD/WPG。而较佳的β比值为1.5-3。
虽然较窄的存取晶体管(即WPG减小)会使存储单元有较好的稳定度，但是电流就会相对减小，因而要在位元线得到预定大小的信号则需要较多的时间。为了减少读取时的延迟，下拉晶体管和存取晶体管两者的通道宽度(WPD、WPG)应尽可能地加宽。
因此，为了改善下拉晶体管和存取晶体管的导抗比值(β)，本发明是在不增加晶体管的平面面积下，借由使用多重栅极晶体管，来改变晶体管的通道宽度，并同时提高下拉晶体管的通道宽度(WPD)和存取晶体管的通道宽度(WPG)的比值。可应用于SRAM存储单元的晶体管的结构包括双重栅极晶体管、三重栅极晶体管、以及Ω形多重栅极晶体管。
下拉晶体管和存取晶体管的布局图4A和图4B是分别为一种下拉晶体管和存取晶体管的布局，其中包括岛状半导体主动区、源极、漏极、接触窗插塞和栅极电极的相对配置关系。
在图4A中，下拉晶体管的岛状半导体主动区30a具有二条状开口32a与岛状半导体主动区30a的走向平行，且与栅极电极34a垂直，且栅极电极34a往下延伸至开口32a内。源极S和漏极D则分别位于栅极电极34a两侧的半导体主动区30a中。接触窗插塞24和26是位于岛状半导体主动区30a的顶部分别与源极S和漏极D电性接触，而开口32a并未延伸至接触窗插塞24和26处。
在图4B中，存取晶体管的岛状半导体主动区30b具有一条状开口32b与岛状半导体主动区30b的走向平行，且与栅极电极34b垂直，且栅极电极34b往下延伸至开口32b内。源极S和漏极D则分别位于栅极电极34b两侧的半导体主动区30b中。接触窗插塞20和22是位于岛状半导体主动区30b的顶部分别与源极S和漏极D电性接触，而开口32b并未延伸至接触窗插塞20和22处。
条状开口32a和32b的数目可以根据实际的状况而做调整，借由控制开口32a和32b于岛状半导体主动区30a和30b的分配情况，而可以控制β比值，而β比值亦会因搭配的晶体管的结构(例如双重栅极晶体管、三重栅极晶体管、以及Ω形三重栅极晶体管)不同而不同，此部分将在后续的实施例中做详细说明。
图5A和图5B是分别为另一种下拉晶体管和存取晶体管的布局，其中包括岛状半导体主动区、源极、漏极、接触窗插塞和栅极电极的相对配置关系。
在图5A中，下拉晶体管的岛状半导体主动区50a中具有二条状开口52a将其分成相互平行排列的三条状结构，与栅极电极54a垂直，且栅极电极54a往下延伸至开口52a内。源极S和漏极D则分别位于栅极电极54a两侧的岛状半导体主动区50a中。接触窗插塞44和46是位于岛状半导体主动区50a的顶部和侧壁(包括开口52a中的岛状半导体主动区50a的例壁)，分别与源极S和漏极D电性接触。
在图5B中，存取晶体管的岛状半导体主动区50b中具有一条状开口52b将其分成相互平行排列的二条结构，与栅极电极54b垂直，且栅极电极54b往下延伸至开口52b内。源极S和漏极D则分别位于栅极电极54b两侧的半导体主动区50b中。接触窗插塞40和42是位于岛状半导体主动区50b的顶部和侧壁(包括开口52a中的岛状半导体主动区50a的侧壁)，分别与源极S和漏极D电性接触。
条状开口52a和52b的数目可以根据实际的状况而做调整，借由控制开口52a和52b于岛状半导体主动区50a和50b的分配情况，而可以控制β比值，而β比值亦会因搭配的晶体管的结构(例如双重栅极晶体管、三重栅极晶体管、以及Ω形多重栅极晶体管)不同而不同，此部分将在后续的实施例中做详细说明。
上述第二种电路布局图中，接触窗插塞40、42、44、46与源极S/漏极D接触的面积又多了岛状半导体主动区50a和50b的侧壁部分，因此可以有效降低接触电阻。接触电阻的降低可以得到高驱动电流，以助于提高读取/写入的速度。
以下将以6个晶体管型的SRAM(简称6T-SRAM)为例，详细说明本发明。然而本发明并不限于6T-SRAM，4个晶体管型的SRAM(简称4T-SRAM)或是其它型态的SRAM，例如美国专利第6,341,083号的SRAM结构等，亦适用于本发明。
第一实施例SRAM存储单元的结构图6C是为本发明一第一实施例的一种SRAM存储单元的布局图，其中包括岛状半导体主动区、源极、漏极、接触窗插塞和栅极电极的相对配置关系。
6T-SRAM存储单元基本上包括一对上拉晶体管PU1和PU2、一对下拉晶体管PD1和PD2、以及一对存取晶体管PG1和PG2。其中上拉晶体管PU1和PU2通常为设置于n型井区NW的p通道型场效晶体管(PFET)，下拉晶体管PD1和PD2以及存取晶体管PG1和PG2通常为设置于p型井区PW的n通道型场效晶体管(NFET)。
上述六个晶体管是为设置于岛状半导体主动区AA中的多重栅极晶体管，例如双重栅极晶体管、三重栅极晶体管、或Ω形多重栅极晶体管。
对应于存取晶体管PG1和PG2的半导体主动区AA是设置一个开口130，因此可以视为有二个并联的多重栅极晶体管，并利用半导体主动区AA做为两端的连接点。对应于下拉晶体管PD1和PD2的半导体主动区AA是设置二个开口130，因此可以视为有三个并联的多重栅极晶体管，并利用半导体主动区AA做为两端的连接点。对应于上拉晶体管PU1和PU2的半导体主动区AA是设置一个开口130，因此可以视为有二个并联的多重栅极晶体管，并利用半导体主动区AA做为两端的连接点。
上拉晶体管PU1和PU2的漏极分别经由接触窗插塞102和104与内联机连接，上拉晶体管PU1和PU2的共享源极是经由接触窗插塞108与内联机连接。
下拉晶体管PD1和PD2的共享源极是经由接触窗插塞106与内联机连接。下拉晶体管PD1的漏极和存取晶体管PG1的漏极是一同经由接触窗插塞112与内联机连接；下拉晶体管PD2的漏极和存取晶体管PG2的漏极是一同经由接触窗插塞114与内联机连接。存取晶体管PG1和PG2的漏极分别经由接触窗插塞110和120与内联机连接。
上拉晶体管PU1和下拉晶体管PD1的栅极电极P1相连，并经由接触窗插塞124与内联机连接。上拉晶体管PU2和下拉晶体管PD2的栅极电极P1相连，并经由接触窗插塞122与内联机连接。
(1)双重栅极晶体管以上述六个晶体管均为双重栅极晶体管为例，每一个双重栅极晶体管的立体图如图7A所示，图7B为图7A沿栅极电极方向的剖面图。
双重栅极场效晶体管的结构中，岛状半导体主动区AA包括岛状半导体层64和罩幕层66的迭层结构。双重栅极场效晶体管的结构是指将栅极电极69跨立在岛状半导体层64和罩幕层66上方及其侧壁，岛状半导体层64顶面具有罩幕层66保护，使得栅极电极69可以控制岛状半导体层64的两侧的通道区。并定义出栅极电极69两侧位于岛状半导体层64中的源极S和漏极D，栅极电极69和岛状半导体层64之间对应于通道区处具有栅极介电层68。
当此双重栅极晶体管组件开启时，会形成两个反转层(inversionlayers)，以允许更多的电流流通。
其中，岛状半导体层64，设置于硅覆绝缘层型基底的半导体层中，岛状半导体层64下方为绝缘层62，绝缘层62下方为基底60。
如图所示的双重栅极晶体管，其通道长度大约为栅极电极69的宽度，通道宽度为2h。
基本上，6T-SRAM中每个双重栅极晶体管的岛状半导体层64的高度会相同，当然也可不同，而在此结构中，信道长度是与岛状半导体层64的高度相关。至于每个双重栅极晶体管的宽度，亦可相同或不同，但宽度的不同并不会影响通道长度。
以下拉晶体管PD1和PD2以及存取晶体管PG1和PG2的栅极电极P1的宽度相同为例，即通道长度相同的情况下，下拉晶体管PD1和PD2的通道宽度为3×2h，存取晶体管PG1和PG2的通道宽度为2×2h，故β＝(3×2h) (2×2h)＝1.5。
(2)三重栅极晶体管以上述六个晶体管均为三重栅极晶体管为例，每一个三重栅极晶体管的立体图如图8A所示，图8B为图8A沿栅极电极方向的剖面图。
三重栅极场效晶体管的结构中，岛状半导体主动区AA是由岛状半导体层64所构成。三重栅极场效晶体管的结构是指将栅极电极69跨立在岛状半导体层64上方及其侧壁，使得栅极电极69可以控制岛状半导体层64的顶部及两侧的通道区。并定义出栅极电极69两侧位于岛状半导体层64中的源极S和漏极D，栅极电极69和岛状半导体层64之间对应于通道区处具有栅极介电层68。
当此三重闸晶体管组件开启时，会同时于顶部和侧面形成三个反转层，以允许更多的电流流通。
其中，岛状半导体层64，设置于硅覆绝缘层型基底的半导体层中，岛状半导体层64下方为绝缘层62，绝缘层62下方为基底60。
如图所示的三重闸晶体管，其通道长度大约为栅极电极69的宽度，通道宽度为2h+w。
基本上，6T-SRAM中每个三重栅极晶体管的岛状半导体层64的高度h会相同，当然也可不同，宽度w亦可相同或不同。而在此结构中，信道长度是与岛状半导体层64的高度h和宽度w相关。
以下拉晶体管PD1和PD2以及存取晶体管PG1和PG2的栅极电极P1的宽度相同为例，即通道长度相同的情况下，假设岛状半导体主动区AA被开口130分成等宽的条状结构，即w相同，则下拉晶体管PD1和PD2的通道宽度为3×(2h+w)，存取晶体管PG1和PG2的通道宽度为2×(2h+w)，故β＝1.5。
(3)Ω形多重栅极晶体管以上述六个晶体管均为Ω形多重栅极晶体管为例，每一个Ω形多重栅极晶体管的立体图如图9A所示，图9B为图9A沿栅极电极方向的剖面图。
Ω形多重栅极场效晶体管的结构中，岛状半导体主动区AA是由岛状半导体层64所构成。Ω形多重栅极场效晶体管的结构是指将栅极电极69跨立在岛状半导体层64顶部、侧壁和部分底部，使得栅极电极69可以控制岛状半导体层64的顶部、两侧和部分底部的通道区。并定义出栅极电极69两侧位于岛状半导体层64中的源极S和漏极D，栅极电极69和岛状半导体层64之间对应于通道区处具有栅极介电层68。
当此Ω形多重闸晶体管组件开启时，会同时于顶部、两侧面和部分底部形成反转层，以允许更多的电流流通。
其中，岛状半导体层64，设置于硅覆绝缘层型基底的半导体层中，岛状半导体层64下方为绝缘层62，绝缘层62下方为基底60。而且，岛状半导体层64下方的绝缘层62略为凹陷R，以露出岛状半导体层64的部分底部面，露出的单边宽度为E。
如图所示的Ω形多重闸晶体管，其通道长度大约为栅极电极69的宽度，通道宽度为2h+w+2E。
基本上，6T-SRAM中每个三重栅极晶体管的岛状半导体层64的高度h会相同，当然也可不同，宽度w亦可相同或不同，底部面露出的宽度为E亦可相同或不同。而在此结构中，信道长度是与岛状半导体层64的高度h和宽度w以及底部面露出的宽度E相关。
以下拉晶体管PD1和PD2以及存取晶体管PG1和PG2的栅极电极P1的宽度相同为例，即通道长度相同的情况下，假设岛状半导体主动区AA被开口130分成等宽的条状结构，即w相同，则下拉晶体管PD1和PD2的通道宽度为3×(2h+w+2E)，存取晶体管PG1和PG2的通道宽度为2×(2h+w+2E)，故β＝1.5。
在上述的双重栅极晶体管、三重栅极晶体管、以及Ω形多重栅极晶体管中，栅极介电层68的材质可为一般的介电材质，例如氧化硅或氮氧化硅，其厚度约为3至100埃。亦可为高介电常数的介电材质，例如金属氧化物例如氧化镧(lanthanum oxide，La2O3)、氧化铝(aluminum oxide，Al2O3)、氧化铪(hafnium oxide，HfO2)、氮氧化铪(HfON)、或氧化锆(zirconium oxide，ZrO2)，其等效氧化层厚度约为3至100埃。上述的栅极电极69的材质可为多晶硅、多晶硅锗、耐火金属材质(例如钼或钨)、导电性化合物(例如氮化钛)、或其它导电材质。
SRAM存储单元的制造方法(1)双重栅极晶体管以下将配合图6A至图6D以及图10A至图10C详细说明本发明的一种SRAM存储单元的制造方法，并配合以双重栅极晶体管为例做说明。其中图10A是为图6A的I-I’剖面图，图10B是为图6B的I-I’剖面图，图10C是为图6C的I-I’剖面图。
首先请参照图6A和图10A，提供一半导体层覆绝缘层型基底100，例如是硅覆绝缘层型基底(silicon-on-insulator substrate；SOI)，此外，半导体层亦可为硅锗，绝缘层可为氧化硅。
接着，于基底100中的半导体层定义P井PW和N井NW，其定义方法例如是进行离子植入法。
接着，于基底100上形成一罩幕层66，罩幕层66的材质可为氧化硅或氮化硅。并借由蚀刻制程将罩幕层66转移至半导体层64中，以将其定义成岛状半导体层64，即为组件主动区AA，以暴露出组件主动区AA外的基底100的绝缘层62，如图10B所示。图6A中为了更清楚表现岛状半导体层64的区域，该区域是以斜线表示。
其中，对应于下拉晶体管PD1和PD2的半导体主动区AA具有二条状开口130；对应于存取晶体管PG1和PG2的半导体主动区AA具有一条状开口130；对应于上拉晶体管PU1和PU2的半导体主动区AA具有一条状开口130。
在进行后续的栅极介电层的制程之前，可以选择进行表面平滑化步骤，以改善或降低岛状半导体层64的表面粗糙度。其平滑化的方法例如是进行牺牲氧化(sacrificial oxidation)和侧壁处理择一或两者都进行。侧壁处理的方法为在1000℃含氢(H2)的环境下进行高温回火。牺牲性氧化处理是指于表面氧化生成一层氧化硅，借此修复表面于蚀刻过程中所受到的伤害，再将氧化硅移除。表面平滑化的目的在于使组件具有好的载子迁移率，以及利于后续形成可靠度佳的栅极绝缘层。
接着请同时参照图6B和图10C，进行栅极介电层68的形成制程，其形成方法包括热氧化法、化学气相沉积法、溅镀法等，其材质包括一般的介电材质，例如氧化硅或氮氧化硅，其厚度约为3至100埃。亦可为高介电常数的介电材质，例如氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、或氧化锆(ZrO2)，其等效氧化层厚度约为3至100埃。
接着进行沉积导电材料，其材质可为多晶硅、多晶硅锗、耐火金属材质(例如钼或钨)、导电性化合物(例如氮化钛)、或其它导电材质。之后，形成一具有栅极电极图案的罩幕层，并进行蚀刻制程以将其下方的导电材料层定义而形成具有字符线WL和栅极电极的导电层P1。
接着进行源极/漏极的制程。以形成具有淡掺杂漏极结构(LDDstructure)的源极/漏极为例，首先，进行淡掺杂，以形成LDD区，其方法例如是离子植入法、电浆侵入离子植入法(plasma immersion ionimplantation；PIII)等。接着，于栅极电极P1两侧形成间隙壁，其材质例如是氮化硅、氧化硅、或其迭层等，其形成方法例如是先沉积一层绝缘层，再进行回蚀刻而成。之后，进行浓掺杂，以形成源极/漏极，其方法例如是离子植入法、电浆侵入离子植入法、气态或固态源扩散等。
为了降低源极/漏极的接面电阻，可在源极/漏极表面形成一层导电层，其材质可为硅化金属(例如硅化钛、硅化钴或硅化镍等)、氮化金属(氮化钛、氮化钽)、金属(例如钨、铜)、或重掺杂的半导体(例如n+硅)。以硅化金属为例，其形成方法例如是自对准金属硅化物制程。
接着请参照图6C，进行接触窗插塞的制程。首先，覆盖一层绝缘层于上述所形成的组件后，于绝缘层和岛状元件主动区AA顶部的罩幕层66中形成接触窗插塞102、104、106、108、110、112、114、120、122、124。其中，接触窗插塞102、104、106、108、110、112、114、120是形成于岛状半导体层64的顶部，接触窗插塞122、124是形成于导电层P1的顶部。
接着请参照图6D，之后于已形成上述的接触窗插塞102、104、106、108、110、112、114、120的绝缘层上形成第一层内联机，一般为金属层，材质可为铝、铝铜合金或铜，并对第一层金属层进行微影蚀刻，以形成与插塞102、112和122互相导通的金属线、与插塞104、114和124互相导通的金属线、使插塞106连接至接地线GND、使插塞108连接至电压源VDD、使插塞110连接至位元线BL、以及使插塞120连接至位元线BL的金属层M1。
(2)三重栅极晶体管制造由三重栅极晶体管所构成的SRAM存储单元的方法大致与由双重栅极晶体管所构成的相同，不同处在于，进行栅极介电层68制程之前，更包括将图10B所示的罩幕层66移除，以形成如图11A所示的结构，其中图11A是对应于图6B的I-I’剖面图。
若在制程中选择进行表面平滑化步骤，则移除罩幕层66的步骤可以在进行表面平滑化步骤之前，亦可以在移除罩幕层66的步骤之后进行。若罩幕层66的材质为高分子材质，例如光阻材质，则必须在进行表面平滑化步骤之前移除。
接着请参照图11B，其是对应于图6C的I-I’切线，于岛状半导体层64的表面形成栅极介电层68，其方法和材质承上所述。之后，于已形成栅极介电层68的基底上形成具有字符线和栅极电极图案的导电层P1，其方法和材质亦如前所述。
(3)Ω形多重栅极晶体管制造由Ω形多重栅极晶体管所构成的SRAM存储单元的方法大致与由双重栅极晶体管所构成的相同，不同处在于，进行栅极介电层68制程之前，更包括将图10B所示的罩幕层66移除，以形成如图12A所示的结构，其中图12A是对应于图6B的I-I’剖面图。再接着进行底切制程，使部分绝缘层62凹陷，露出岛状半导体层64的部分底部，以形成如图12B所示的结构，其中图12B亦为对应于图6B的I-I’剖面图。
上述进行底切制程的方法例如是进行蚀刻制程，以蚀刻材质为氧化硅的绝缘层62为例，例如利用稀释的氢氟酸(HF)对绝缘层62进行湿蚀刻，蚀刻液的组成为25体积的水和1体积的浓氢氟酸，在25℃下浸蚀30-600秒，绝缘层62被移除的厚度(如图9A中标示的R)约为50-1000，较佳的是20-500。
接着进行后续的栅极介电层68、具有字符线和栅极电极图案的导电层P1、源极/漏极和接触窗插塞等制程，在此不多赘述。
第二实施例SRAM存储单元的结构图13B是为本发明一第二实施例的一种SRAM存储单元的布局图。
6T-SRAM中的六个晶体管是为设置于岛状半导体层64中的多重栅极晶体管，例如双重栅极晶体管(参见图7A和图7B)、三重栅极晶体管(参见图8A和图8B)、或Ω形多重栅极晶体管(参见图9A和图9B)。图14是绘示由双重栅极晶体管所构成的存取晶体管PG1和下拉晶体管PD1的岛状半导体主动区和栅极电极的相对配置关系的立体图。图15是绘示由三重栅极晶体管所构成的存取晶体管PG1和下拉晶体管PD1的岛状半导体主动区和栅极电极的相对配置关系的立体图。
对应于存取晶体管PG1和PG2的岛状半导体主动区AA是设置一个开口130，因此可以视为有二个并联的多重栅极晶体管，并分别利用接触窗插塞150、152以及接触窗插塞154、160做为两端的连接点。对应于下拉晶体管PD1和PD2的岛状半导体主动区AA是设置二个开口130，因此可以视为有三个并联的多重栅极晶体管，并利用接触窗插塞152、146、154做为两端的连接点。对应于上拉晶体管PU1和PU2的岛状半导体主动区AA是设置一个开口130，因此可以视为有二个并联的多重栅极晶体管，并利用接触窗插塞142、148、144做为两端的连接点。
上拉晶体管PU1和PU2的漏极分别经由接触窗插塞142和144与内联机连接，上拉晶体管PU1和PU2的共享源极是经由接触窗插塞148与内联机连接。
下拉晶体管PD1和PD2的共享源极是经由接触窗插塞146与内联机连接。下拉晶体管PD1的漏极和存取晶体管PG1的漏极是一同经由接触窗插塞152与内联机连接；下拉晶体管PD2的漏极和存取晶体管PG2的漏极是一同经由接触窗插塞154与内联机连接。存取晶体管PG1和PG2的漏极分别经由接触窗插塞150和160与内联机连接。
上拉晶体管PU1和下拉晶体管PD1的栅极电极P1相连，并经由接触窗插塞164与内联机连接。上拉晶体管PU2和下拉晶体管PD2的栅极电极P1相连，并经由接触窗插塞162与内联机连接。
与第一实施例不同的，接触窗插塞是与岛状半导体层侧壁接触。因此，可以增加接触面积，而有效地降低接触电阻，以提高驱动电流，进而提高读写速度。
SRAM存储单元的制造方法以下将配合图13A至图13B说明本发明一第二实施例的SRAM存储单元的制造方法。
第二实施例中的SRAM存储单元的制造方法，基本上与第一实施例的大致相同，不同的是岛状半导体主动区AA的图案不同。如图13A所示，岛状半导体主动区AA是被条状开口130分成二条或三条的条状结构。
其中多重栅极晶体管的制造过程以及接触窗插塞的制程可参见第一实施例，在此不多赘言。
图13B是为形成接触窗插塞后的布局图，与第一实施例不同的是，所形成的源极/漏极的接触窗插塞142、144、146、148、150、152、154、160除了与岛状半导体主动区AA中的岛状半导体层的顶部接触外，还与其侧壁接触。
后续的内联机制程可参见第一实施例。
第三实施例
SRAM存储单元的结构图16是为本发明一第三实施例的一种SRAM存储单元的布局图。与第二实施例不同的是，每一个晶体管的岛状半导体主动区AA是彼此相互分隔，再借由接触窗插塞做电性连接。图中标号是沿用图13B的标号，在此不多做说明。
下拉晶体管和存取晶体管的导抗比值(B)在上述的例子中，是以岛状半导体主动区AA的每一条状结构均等宽等高的情形为例。当然，其宽度和高度均是可以视实际布局上的考量而做更动。但通常高度会因制程的方便性考量，而为等高。此外，通常岛状半导体层64的底部贡献宽度亦为等宽。
以图17为例，假设下拉晶体管PD1的岛状半导体层64的条状结构有p个，图中是以p＝3为例，每一条的高度均为h、宽度WPD，l-WPD，p、以及底部贡献宽度均为E。假设存取晶体管PG1的岛状半导体层64的条状结构有q个，图中是以q＝2为例，每一条的高度均为h、宽度WPG，l-WPG，q、以及底部贡献宽度均为E。
若晶体管为双重栅极晶体管，下拉晶体管PD1的通道宽度WPD＝p×2h，存取晶体管PG1的通道宽度WPG＝q×2h，其β并不受宽度不同而有所影响，因此β＝(p×2h)/(q×2h)＝p/q。
若晶体管为三重栅极晶体管，则下拉晶体管PD1的通道宽度WPD＝(WPD，l+ …+WPD，p)+p×2h存取晶体管PG1的通道宽度WPG＝(WPG，l+…+WPG，q)+q×2h因此β=[Σi=1p(WPD,i+2h)]/[Σj=1q(WPG,j+2h)].]]>
若晶体管为Ω形多重栅极晶体管，则下拉晶体管PD1的通道宽度WPD＝(WPD，l+…+WPD，p)+p×2h+p×2E存取晶体管PG1的通道宽度WPG＝(WPG，l+…+WPG，q)+q×2h+q×2E因此β=[Σi=1p(WPD,i+2h+E)]/[Σj=1q(WPG,j+2h+E)].]]>因此，本发明的SRAM的β可以经由结构上的设计，而调整成符合所需β。而且，还可以同时提高晶体管的导抗，以避免读取时产生延迟。再者，亦不会牺牲基底的面积，因此可以满足组件缩小化的需求。
权利要求
1.一种具有多重栅极晶体管的静态随机存取存储单元，其特征在于所述静态随机存取存储单元包括一下拉晶体管，具有一第一栅极电极、一第一岛状半导体层、以及位于该第一栅极电极两侧该第一岛状半导体层中的一第一源极和一第一漏极，m条形第一开口位于该第一岛状半导体层中，且与该第一栅极电极垂直，一第一接触窗插塞和一第二接触窗插塞分别位于该第一岛状半导体层的两侧与该第一源极和该第一漏极电性连接；以及一存取晶体管，具有一第二栅极电极和一第二岛状半导体层、以及位于该第二栅极电极两侧该第二岛状半导体层中的一第二源极和一第二漏极，n条形第二开口位于该第二岛状半导体层中，且与该第二栅极电极垂直，一第三接触窗插塞和一第四接触窗插塞分别位于该第二岛状半导体层的两侧与该第二源极和该第二漏极电性连接，其中，m和n为大于1的整数。
2.根据权利要求1所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该下拉晶体管和该存取晶体管的导抗比值(β)为1.5-3。
3. 根据权利要求1所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该第一岛状半导体层和该第一栅极电极之间具有一第一罩幕层，该第二岛状半导体层和该第二栅极电极之间具有一第二罩幕层。
4.根据权利要求1所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该第一接触窗插塞是位于该些第一开口的一端，且位于该第一岛状半导体层的顶部；该第二接触窗插塞是位于该些第一开口的另一端，且位于该第二岛状半导体层的顶部。
5.根据权利要求1所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该些m条形第一开口将该第一岛状半导体层分成m+1条，使该第一和第二接触窗插塞与分成m+1条状的该第一岛状半导体层的侧壁接触；该些n条形第二开口将该第二岛状半导体层分成n+1条，使该第三和第四接触窗插塞与分成n+1条状的该第二岛状半导体层的侧壁接触。
6.根据权利要求1所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该第一岛状半导体层和该第一栅极电极之间具有一第一罩幕层，该第二岛状半导体层和该第二栅极电极之间具有一第二罩幕层，该第一栅极电极和该第二栅极电极的宽度相同，该下拉晶体管和该存取晶体管的导抗比值(β)为(m+1)/(n+1)＝1.5-3。
7.根据权利要求1所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该第一岛状半导体层的侧壁和顶部是与该第一栅极电极之间夹隔一第一栅极介电层，该第二岛状半导体层的侧壁和顶部是与该第二栅极电极之间夹隔一第二栅极介电层。
8.根据权利要求1所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该下拉晶体管和该存取晶体管为Ω形多重栅极晶体管。
9.根据权利要求1所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该静态随机存取存储单元为6T型静态随机存取存储单元。
10.根据权利要求1所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该静态随机存取存储单元为4T型静态随机存取存储单元。
11.根据权利要求1所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该第一岛状半导体层和该第二岛状半导体层的材质为硅和硅锗择一。
12.根据权利要求1所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该第一栅极电极和该第二栅极电极的材质为多晶硅和多晶硅锗择一。
13.根据权利要求1所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该下拉晶体管和该存取晶体管是为n通道型的多重栅极场效晶体管。
14.一种具有多重栅极晶体管的静态随机存取存储单元，其特征在于所述静态随机存取存储单元包括一半导体层覆绝缘层型基底；第一和第二负载，该对负载具有一共享端点连接至一电压源；第一和第二下拉晶体管和第一和第二存取晶体管，设于该基底的该半导体层中，该对下拉晶体管具有一第一共享源极接地，该第一下拉晶体管的漏极、该第一存取晶体管的漏极、该第一负载的另一端点、和该第二下拉晶体管的栅极电极电性连接，该第二下拉晶体管的漏极、该第二存取晶体管的漏极、该第二负载的另一端点、和该第一下拉晶体管的栅极电极电性连接；一对位元线，分别连接至该第一和第二存取晶体管的源极；以及一字符线，连接至该第一和第二存取晶体管的栅极电极，其中，每一该对下拉晶体管具有一第一岛状半导体层，m条形第一开口位于该第一岛状半导体层中，且与该下拉晶体管的栅极电极垂直，该下拉晶体管的源极和漏极是分别位于栅极电极两侧的该第一岛状半导体层中；每一该对存取晶体管具有一第二岛状半导体层，n条形第二开口位于该第二岛状半导体层中，且与该存取晶体管的栅极电极垂直，该存取晶体管的源极和漏极是分别位于栅极电极两侧的该第二岛状半导体层中；m和n为大于1的整数；以及每一该对下拉晶体管的导抗大于每一该对第一存取晶体管的导抗。
15.根据权利要求14所述的具有多重栅极晶体管的静态随机存取存储单元，其中每一该对下拉晶体管和每一该对存取晶体管的导抗比值(β)为1.5-3。
16.根据权利要求14所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该对负载为p信道型场效晶体管。
17.根据权利要求14所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该对负载为阻抗。
18.根据权利要求14所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该对上拉晶体管和该对存取晶体管为n通道型场效晶体管。
19.根据权利要求14所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该对上拉晶体管和该对存取晶体管为双重栅极晶体管。
20.根据权利要求14所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该对上拉晶体管和该对存取晶体管为三重栅极晶体管。
21.根据权利要求14所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该对上拉晶体管和该对存取晶体管为Ω形多重栅极晶体管。
22.根据权利要求15所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于一第一接触窗插塞是与该第一下拉晶体管的漏极和该第一存取晶体管的漏极接触，该第一接触窗插塞并电性连接至第一负载的另一端点和该第二下拉晶体管的栅极电极；一第二接触窗插塞是与该第二下拉晶体管的漏极和该第二存取晶体管的漏极接触，该第二接触窗插塞并电性连接至该第二负载的另一端点和该第一下拉晶体管的栅极电极；一第三接触窗插塞是与该对下拉晶体管的该第一共享源极接触，并借由该第三接触窗插塞接地；以及一第四接触窗插塞和一第五接触窗插塞是分别与该第一存取晶体管和该第二存取晶体管的源极接触，该第四和第五接触窗插塞并分别电性连接至该对位元线。
23.根据权利要求22所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该第一、第二和第三接触窗插塞是位于该第一岛状半导体层的顶部，该第四和第五接触窗插塞是位于该第二岛状半导体层的顶部。
24.根据权利要求22所述的具有多重栅极晶体管的静态随机存取存储单元，其特征在于该些m条形第一开口将该第一岛状半导体层分成m+1条，使该第一、第二和第三接触窗插塞与分成m+1条状的该第一岛状半导体层的侧壁接触；该些n条形第二开口将该第二岛状半导体层分成n+1条，使该第四和第五接触窗插塞与分成n+1条状的该第二岛状半导体层的侧壁接触。
25.一种具有多重栅极晶体管的静态随机存取存储单元的制造方法，包括提供一半导体层覆绝缘层型基底，其是由一基底、一绝缘层和一半导体层所组成；定义该半导体层，以形成一岛状半导体层，该岛状半导体层中具有至少一条状开口与该岛状半导体层的走向平行；于该岛状半导体层的表面形成一栅极介电层；以及于该栅极介电层和该绝缘层上形成一栅极电极，且与该条状开口垂直，并往下延伸至该条状开口中。
26.根据权利要求25所述的具有多重栅极晶体管的静态随机存取存储单元的制造方法，其中于该栅极介电层形成于该岛状半导体层的侧壁表面，该岛状半导体层的顶部覆盖一罩幕层。
27.根据权利要求26所述的具有多重栅极晶体管的静态随机存取存储单元的制造方法，其中在形成栅极介电层之前，更包括进行牺牲氧化处理、侧壁处理、牺牲氧化处理/侧壁处理择一。
28.根据权利要求26所述的具有多重栅极晶体管的静态随机存取存储单元的制造方法，其中在形成栅极介电层之后，更包括进行牺牲氧化处理、侧壁处理、牺牲氧化处理/侧壁处理择一。
29.根据权利要求25所述的具有多重栅极晶体管的静态随机存取存储单元的制造方法，其中该栅极介电层形成于该岛状半导体层的侧壁和顶部表面。
30.根据权利要求25所述的具有多重栅极晶体管的静态随机存取存储单元的制造方法，其中该栅极介电层形成于该岛状半导体层的侧壁表面、顶部表面和部分底部面。
31.根据权利要求30所述的具有多重栅极晶体管的静态随机存取存储单元的制造方法，其中定义该半导体层以形成该岛状半导体层的方法包括于该半导体层上形成一罩幕层；将该罩幕层的图案转移至该半导体层中，至露出该绝缘层的表面；移除该罩幕层；以及移除部分该绝缘层，以露出该岛状半导体层的部分底部表面。
32.根据权利要求31所述的具有多重栅极晶体管的静态随机存取存储单元的制造方法，其中移除部分该绝缘层，以露出该岛状半导体层的部分底部表面的方法包括蚀刻法。
33.根据权利要求25所述的具有多重栅极晶体管的静态随机存取存储单元的制造方法，更包括于形成该栅极介电层之前，对该岛状半导体层进行一表面平滑化制程。
34.根据权利要求33所述的具有多重栅极晶体管的静态随机存取存储单元的制造方法，其中该表面平滑化制程包括牺牲氧化处理、侧壁处理、牺牲氧化处理/侧壁处理择一。
35.根据权利要求25所述的具有多重栅极晶体管的静态随机存取存储单元的制造方法，其中该半导体层的材质为硅、硅锗择一。
36.根据权利要求25所述的具有多重栅极晶体管的静态随机存取存储单元的制造方法，其中该栅极介电层的材质是择自由氧化硅、氮氧化硅、氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、或氧化锆(ZrO2)所组成的族群中。
37.根据权利要求25所述的具有多重栅极晶体管的静态随机存取存储单元的制造方法，其中该栅极电极的材质是择自由多晶硅、多晶硅锗、耐火金属材质、和导电性化合物所组成的族群中。
38.根据权利要求25所述的具有多重栅极晶体管的静态随机存取存储单元的制造方法，更包括分别于该栅极电极两侧的该岛状半导体层中形成一源极和一漏极；以及形成第一和第二接触窗插塞，分别与该岛状半导体层中的该源极和该漏极接触。
39.根据权利要求38所述的具有多重栅极晶体管的静态随机存取存储单元的制造方法，其中该第一和第二接触窗插塞分别与该岛状半导体层的顶部接触。
40.根据权利要求38所述的具有多重栅极晶体管的静态随机存取存储单元的制造方法，其中该第一和第二接触窗插塞分别与该岛状半导体层的顶部和侧壁接触。
全文摘要
本发明提出一种具有多重栅极晶体管的静态随机存取存储单元，借由使用多重栅极晶体管，例如双重栅极晶体管、三重栅极晶体管和Ω形多重晶体管，来改变晶体管的通道宽度，并同时提高下拉晶体管和存取晶体管的β比值。本发明并提出一种具有多重栅极晶体管的静态随机存取存储单元的制造方法。
文档编号H01L27/10GK1503368SQ20031010195
公开日2004年6月9日 申请日期2003年10月17日 优先权日2002年11月26日
发明者杨育佳, 胡正明, 杨富量 申请人:台湾积体电路制造股份有限公司