专利名称：半导体装置的制作方法
技术领域：
本发明涉及一种半导体装置，具体涉及具有窄间距化的内引线的半导体装置。
背景技术：
作为液晶激励用的封装，使用在薄膜基板上搭载由LSI等构成的半导体芯片的COF(Chip On Film)。在使用COF时，在半导体芯片的边缘部，按规定的配列间距，设置凸起电极。此外，该凸起电极接合在连接上述半导体芯片和上述薄膜基板的上述薄膜基板上的内引线上。即，如图9(a)所示，在半导体芯片16上设置凸起电极18，该凸起电极18与支持在未图示的薄膜基板的内引线10连接。内引线10，如图9(b)所示，直线地从半导体芯片16的端边即边缘配设到凸起电极18，并接合在凸起电极18。
近年来，随着微细加工技术的发展，为了将半导体芯片16的输入输出端子连接在外部配线上，通过增加凸起电极数促进多输出化。此外，从半导体装置的小型化等方面考虑，也促进了半导体芯片16的缩小化。为实现上述的多输出化或半导体芯片16的缩小化，需要进行半导体芯片16上的凸起电极18的窄间距化。
具体是，如图10(a)所示，在半导体芯片16的周边部，高密度配置并排形成一列的凸起电极19，谋求窄间距化。这样，为了高密度配置凸起电极19，如图10(b)所示，需要缩小凸起电极19之间的间隔，或需要减小凸起电极19的宽度。
但是，如果缩小凸起电极19之间的间隔或减小凸起电极19的宽度，就会产生降低在接合凸起电极19和内引线11时的键合精度的问题。即，热压接合半导体芯片16上的凸起电极19和薄膜基板上的内引线11。此时，在加热压接部分，由有机物构成的基板热膨胀，产生10μm～20μm的延伸，使薄膜基板上的内引线11的位置产生偏移。因此，与形成在半导体芯片16上的凸起电极19的形成位置对应地形成的薄膜基板上的内引线11，有时因热膨胀而从上述凸起电极19的形成位置移动。
在通过上述热膨胀热压内引线11和半导体芯片16上的凸起电极19时的位置移动，在半导体芯片16为长方形时，尤其在长边侧的半导体芯片16的端部的凸起电极19上发生，而不发生在中央部的凸起电极19。这是因为，越靠近半导体芯片16的端部，薄膜基板的热膨胀积累的越多。
上述内引线11的位置移动成为降低接合凸起电极19和内引线11时的键合精度的原因。也就是说，由于上述内引线11的位置移动，在热压接合时，接触到要接合内引线11的凸起电极19以外的凸起电极，结果招致短路或漏电缺陷。
基于上述理由，要缩小凸起电极19之间的间隔或减小凸起电极19的宽度是有限度的，因此，内引线11的窄间距化也是有限度的。具体是，在采用目前工业化生产的如图10(a)所示的COF时，如图10(b)所示，凸起电极19的宽度w10为25μm，凸起电极19之间的距离d10为15μm。由此，凸起电极19的配列间距m10为40μm。即，以现在键合精度，上述COF的内引线的间距p10停留在40μm。这样，在采用图10(a)所示的COF时，通过缩小凸起电极19之间的间隔或减小凸起电极19的宽度，有可能产生短路或漏电缺陷，所以，很难进一步谋求窄间距化。
因此，作为谋求窄间距化的其他方法，如图11(a)所示，提出了在半导体芯片16的周边部，交叉配置凸起电极17a、17b的技术(例如，日本公开专利公报“特开平7-335692号公报(1995年12月22日公开)”、日本公开专利公报“特开2000-269611号公报(2000年9月29日公开)”等)。这样，在交叉配置凸起电极17a、17b时，位于外周侧的凸起电极(以下称为“外周侧凸起电极”)17a，如根据图9(a)、图9(b)进行的说明，接合在从半导体芯片16的边缘直线配置的内引线12a上。此外，在位于内周侧的凸起电极(以下称为“内周侧凸起电极”)17b，从半导体芯片16的边缘，通过外周侧凸起电极17a之间，配设1根内引线12。
此时，在外周侧凸起电极17a之间，如图11(b)所示，连接在内周侧凸起电极17b的内引线12b不接触外周侧凸起电极17a地设置规定的空间。此外，以直线状接合在通过外周侧凸起电极17a之间的内引线12b的方式，配置内周侧凸起电极17b。
这样，在外周侧凸起电极17a之间，为确保配置内引线12b的空间，与图10(a)所示的COF的凸起电极19的配列间距相比，减小外周侧凸起电极17a的配列间距。另外，如果采用图11(a)所示的COF，由于交叉配置凸起电极17a、17b，所以，在半导体芯片16上，与图10(a)所示的COF同样，能够高密度配置凸起电极17a、17b。
但是，即使是交叉形成凸起电极的上述以往的COF，也存在窄间距化最多缩小到35μm左右的问题。
即，如图11(b)所示，以通过具有宽度w1125μm的凸起电极17a、17b的中心的方式，接合具有宽度v1115μm的内引线12a、12b，当配置在外周侧凸起电极17a之间的内引线12b与外周侧凸起电极17a的距离f11为15μm时，内引线的间距p11为35μm。
为谋求进一步的窄间距化，只要缩小凸起电极17a的宽度就可以，但是，由于缩小凸起电极17a的宽度，降低半导体芯片16和内引线12a、12b的热压接合精度，容易产生内引线12a、12b的位置移动。内引线12a、12b的位置移动，如上所述，成为引起短路或漏电缺陷的原因。因此，采用图11(b)所示的COF，如果缩小凸起电极17a、17b的宽度，必须提高内引线12a、12b的键合精度，以现在的键合精度，内引线很难进一步窄间距化。
这样，采用以往的COF，窄间距化具有界限，存在内引线间距很难达到35μm以下的问题。如果不能够实现内引线的窄间距化，也就不能够实现半导体芯片尺寸的缩小化。此外，也不能提高晶片内的半导体芯片的成品率，也很难谋求降低成本。
发明内容
本发明的目的是提供一种半导体装置，不用提高内引线的键合精度，能够按现有的键合精度实现内引线的窄间距化。
本发明的半导体装置，在半导体芯片上，具有配设在离该半导体芯片的边缘的距离相对较近的位置上的边缘侧凸起电极，和配设在离上述边缘的距离相对较远的位置上的内部侧凸起电极；形成在薄膜基板上的引线配线接合在上述边缘侧凸起电极及上述内部侧凸起电极上，其特征在于在相互邻接的上述边缘侧凸起电极之间，至少设置2根接合在上述内部侧凸起电极的内部侧凸起电极用引线配线；上述内部侧凸起电极用引线配线中的至少1根，根据与上述内部侧凸起电极的接合位置弯曲。
如果采用上述构成，在边缘侧凸起电极之间形成2根以上的内部侧凸起电极用引线配线，至少弯曲其中的1根内部侧凸起电极用引线配线。即，根据内部侧凸起电极的配设位置，能与该内部侧凸起电极接合地弯曲内部侧凸起电极用引线配线。
因此，在边缘侧凸起电极之间，在2根以上的内部侧凸起电极用引线配线不相互接触的范围内，即使窄间距化形成内部侧凸起电极用引线配线，也能够恰好接合该内部侧凸起电极用引线配线和内部侧凸起电极。即，通过形成根据内部侧凸起电极的配设位置弯曲内部侧凸起电极用引线配线的构成，能够与边缘侧凸起电极间的内部侧凸起电极用引线配线的间距无关地，根据内部侧凸起电极的间距接合该内部侧凸起电极和内部侧凸起电极用引线配线。
所以，通过使边缘侧凸起电极间的内部侧凸起电极用引线配线窄间距化，能够增加接合在内周侧凸起电极的内部侧凸起电极用引线配线的数量。结果，能够谋求引线配线的窄间距化。
此外，本发明的半导体装置，在上述的半导体装置中，优选上述内部侧凸起电极用引线配线，在上述边缘侧凸起电极间，与上述内部侧凸起电极的接合位置相比，减小间距地设置上述内部侧凸起电极用引线配线。
如果采用上述构成，边缘侧凸起电极之间的内部侧凸起电极用引线配线的间距，小于接合在内部侧凸起电极上的内部侧凸起电极用引线配线的间距。即，在边缘侧凸起电极之间，集约地配置内部侧凸起电极用引线配线。因此，由于能够在边缘侧凸起电极之间配设更多的内部侧凸起电极用引线配线，所以，能够在高密度配设的内部侧凸起电极上进行接合。由此，能够谋求内部侧凸起电极的高密度化，以及引线配线的窄间距化。
此外，本发明的半导体装置，在上述的半导体装置中，上述半导体芯片具有4个边缘，在该边缘中的至少1个边缘的周边部，设置上述边缘侧凸起电极及上述内部侧凸起电极；该内部侧凸起电极的数量也可以大于边缘侧凸起电极的数量。
如果采用上述构成，通过与内部侧凸起电极的数量相比，减少设置在1个边缘的周边部的边缘侧凸起电极的数量，在边缘侧凸起电极之间，能够确保配设内部侧凸起电极用引线配线的区域。由此，能够容易进行内部侧凸起电极和内部侧凸起电极用引线配线的接合。所以，能够防止内部侧凸起电极用引线配线与边缘侧凸起电极的接触，能够降低引线配线的短路或漏电缺陷。
此外，本发明的半导体装置，在上述的半导体装置中，上述内部侧凸起电极还具有配设在离半导体芯片的边缘的距离相对较近的位置上的第1内部侧凸起电极，和配设在离上述边缘的距离相对较远的位置上的第2内部侧凸起电极；接合在上述第2内部侧凸起电极的内部侧凸起电极用引线配线，也可以至少设置在相互邻接的上述第1内部侧凸起电极之间的一部分上。
如果采用上述构成，即使在具有配设在离半导体芯片的边缘的不同距离的位置上的第1内部侧凸起电极和第2内部侧凸起电极时，在第1内部侧凸起电极之间，通过设置至少1根内部侧凸起电极用引线配线，能够谋求引线配线的窄间距化。
通过以下所述，能充分判定本发明的其他目的、特征及优点。此外，通过参照附图的如下说明，会明白本发明的利益所在。
图1(a)是表示本发明的COF的半导体芯片的一种实施方式的俯视图，图1(b)是表示图1(a)中的A部分的主要部位的俯视图。
图2(a)是上述COF的上面图，图2(b)是图2(a)Q-Q’线箭头所示部分的剖面图。
图3是表示在接合本发明的COF的内引线和凸起电极时所用的内引线接合装置的剖面图。
图4(a)是表示本发明的COF的另一实施方式的俯视图，图4(b)是表示图4(a)中的B部分的主要部位的俯视图。
图5(a)是表示本发明的COF的其他实施方式的俯视图，图5(b)是表示图5(a)中的C部分的主要部位的俯视图。
图6～图8是表示本发明的COF的其他实施方式的俯视图。
图9(a)是表示以往的COF的俯视图，图9(b)是表示图9(a)中的X部分的主要部位的俯视图。
图10(a)是表示以往的其他COF的俯视图，图10(b)是表示图10(a)中的Y部分的主要部位的俯视图。
图11(a)是表示以往的其他COF的俯视图，图11(b)是表示图11(a)中的Z部分的主要部位的俯视图。
具体实施例方式
实施方式1以下，根据图1～图4，说明本发明的一种实施方式。
本实施方式的COF(Chip On Film，半导体装置)，如图2(b)所示，相互对置地配设支持在薄膜基板101上的内引线(引线配线)100和设在半导体芯片96上的凸起电极98，电连接内引线100和凸起电极98。
在薄膜基板101上的内引线100上，形成作为由聚酰亚胺系或聚氨酯系材料构成的保护膜的焊料保护层94。该焊料保护层94是为防止因附着导电性或离子性的杂质而腐蚀内引线100或漏电等问题而设置的。此外，上述焊料保护层94防止内引线100因外力而断线，在折弯时保护内引线100。而且，焊料保护层94按3μm～30μm的厚度形成。另外，为了接合凸起电极98和内引线100，例如，通过灌入环氧树脂系内填充料，形成固化的树脂99。
在上述COF，如图2(a)所示，半导体芯片96的输入输出端子借助内引线100(图2(b))，连接在外部引线即输入侧的外引线91和输出侧外引线95上。一般，以比较宽的间距形成输入侧的外引线91，随着近年来的多输出化，输出侧外引线95也开始窄间距化。目前，已工业化生产有480个输出的COF。
上述薄膜基板101为聚酰亚胺系等绝缘性有机物，具有可自由折弯的厚度。支持在该薄膜基板101上的内引线100由铜箔形成，并实施镀锡。内引线100的厚度为8μm～12μm。此外，内引线100的长度，根据半导体芯片96上的凸起电极98的形成位置，优选形成从半导体芯片96的端边(边缘)达到100μm以上、500μm以下范围内的长度。
此外，上述凸起电极98，其形状不作特别限定，例如，如图1(a)所示，可以是长边为60μm～120μm、短边为15μm～40μm的长方形，具有10μm～18μm的厚度。上述凸起电极98由金形成，通过金-锡金属间接合，与内引线100接合。
上述COF的半导体芯片96，如图2(a)所示，其形状不作特别限定，例如，可以是长边为8mm～22mm、短边为1m～2.5mm的长方形。在上述半导体芯片96，如图1(a)所示，在其周边部，与半导体芯片96的边缘即端边平行地且按规定的配列间距设置凸起电极98a。此外，通过使从半导体芯片96的端边的距离不同于上述凸起电极98a，与半导体芯片96的端边平行地且按规定的配列间距设置凸起电极98b。即，在上述半导体芯片96，通过变化从其端边的距离，2列形成按规定的配列间距形成的凸起电极98a及凸起电极98b。
以下，将从半导体芯片96的端边的距离相对较近的凸起电极98a称为外周侧凸起电极(边缘侧凸起电极)98a，将从半导体芯片96的端边的距离相对较远的凸起电极98b称为内周侧凸起电极(内部侧凸起电极)98b。此外，在指外周侧凸起电极98a、内周侧凸起电极98b中的任何一个或双方时，称为凸起电极98。
此外，在本实施方式中，说明了，如图1(a)所示，在半导体芯片96具有的4个边中的1个边的周边部，2列形成外周侧凸起电极98a及内周侧凸起电极98b，在其余的3个边(以下称为其他边)的周边部，只配置1列凸起电极时的情况。但也可以在其他边的至少1个边上配置2列凸起电极。
如图1(b)所示，上述外周侧凸起电极98a的配列间距大于内周侧凸起电极98b的配列间距。也就是说，外周侧凸起电极98a之间的距离大于内部侧凸起电极98b之间的距离。因此，在本实施方式中，被相邻的2个外周侧凸起电极98a的设置位置夹着地设置2个内周侧凸起电极98b。即，内周侧凸起电极98b的数量为与外周侧凸起电极98a的数量同等以上。
此外，如图1(a)所示，位于内周侧凸起电极98b中的两端的凸起电极，为了避免与配置在半导体芯片96的其他边的凸起电极交叉，比位于外周侧凸起电极98a中的两端的凸起电极靠近内侧地配置。
设置在半导体芯片96上的外周侧凸起电极98a及内周侧凸起电极98b，如图1(a)所示，分别通过设在薄膜基板101(图2(a))上的内引线100a、100b，进行电接合。此外，在以下中，接合在外周侧凸起电极98a的内引线100a称为外周内引线100a，接合在内周侧凸起电极98b的内引线100b称为内周内引线(内部侧凸起电极用引线配线)100b。此外，在指外周内引线100a、内周内引线100b中的任何一方或双方时，称为内引线100。
外周内引线100a及内周内引线100b，分别从半导体芯片96的端边，与外周侧凸起电极98a及内周侧凸起电极98b各自的上述端边平行对置的2个边直交地配置。以通过上述对置的2个边大致中心，直线状配置在外周侧凸起电极98a及内周侧凸起电极98b上的方式，设计上述外周内引线100a及内周内引线100b。
因此，如图1(b)所示，外周侧凸起电极98a的配列间距与接合在外周侧凸起电极98a的外周内引线100a的间距(以下，称为外周内引线100a的接合间距)p(o)1大致相同。此外，内周侧凸起电极98b的配列间距与接合在内周侧凸起电极98b的内周内引线的间距(以下，称为内周内引线100b的接合间距)p(i)1相同。
在本实施方式中，如上所述，由于2列形成外周侧凸起电极98a和内周侧凸起电极98b，所以，需要不与内周侧凸起电极98b接触地形成外周内引线100a。此外，在本实施方式中，如上所述，由于被相邻的2个外周侧凸起电极98b的配设位置夹着地设置2个内周侧凸起电极98a，所以，能在外周侧凸起电极98a之间配置2根内周内引线100b。因此，需要配设在外周侧凸起电极98a之间的2根内周内引线100b不相互接触地、并且不与外周侧凸起电极98a接触地进行配置。
具体是，如图1(a)所示，配置在外周侧凸起电极98a上的外周内引线100a，从半导体芯片96的端边到外周侧凸起电极98a，呈直线状。此外，并与外周侧凸起电极98a的上述端边平行对置的2个边交叉地配置。另外，以外周内引线100a不接触内周侧凸起电极98b地，将半导体芯片96上的外周内引线100a的前端部，配置在处于内周侧凸起电极98b的形成位置的前面的位置。
对此，如图1(a)所示，将配设在内周侧凸起电极98b上的内周内引线100b，以配置在从半导体芯片96的端边到外周侧凸起电极98a之间的2根内周内引线100b不相互接触地，并且不与外周侧凸起电极98b接触地，直线状配置在外周侧凸起电极98b之间。此外，为了能够接合内周内引线100b和内周侧凸起电极98b，在外周侧凸起电极98a的配设位置和与内周侧凸起电极98b的配设位置的之间，根据内周侧凸起电极98b的配设位置，弯曲内周内引线100b。由此，内周内引线100b直线状通过与内周侧凸起电极98b的上述端边平行对置的2个边，接合内周侧凸起电极98b和内周内引线100b。
具体是，为了与内周侧凸起电极98b的接合位置结合，扩大外周侧凸起电极98a之间的2个内周内引线100b的距离，上述内周内引线100b在超过外周侧凸起电极98a之间的位置弯曲。此外，内周内引线100b在内周侧凸起电极98b的形成位置的正前面再次弯曲，以能够与内周侧凸起电极98b的上述对置的2个边交叉。
如上所述，在外周侧凸起电极98a的形成位置和与内周侧凸起电极98b的形成位置的之间，通过使内周内引线100b弯曲，能够变化内周内引线100b的接合间距和配置在外周侧凸起电极98a之间的2根内周内引线100b的间距(以下，称为内周内引线100b的电极间间距)。特别是，对于内周内引线100b的电极间间距，由于其尺寸只要是在配置在外周侧凸起电极98a之间的2根内周内引线100b不相互接触的范围就可以，所以，可以小于内周内引线100b的接合间距。由此，能够增加接合在内周侧凸起电极98b的内周内引线100b的数量。
这样，通过微细化设在外周侧凸起电极98a之间的内周内引线100b的电极间间距，能够高密度配置凸起电极98，能够谋求凸起电极98的窄间距化及内引线100的窄间距化。
此外，对于上述内周内引线100b，为了防止在接合后述的内周内引线100b和内周侧凸起电极98b时产生的内周内引线100b的断线或裂纹，优选在弯曲位置将R(Radius，半径)设定为0.05mm～0.2mm。
此外，对于外周侧凸起电极98a之间的距离，如上所述，是能够以配置在外周侧凸起电极98a之间的2根内周内引线100b不相互接触并且不与外周侧凸起电极98a接触而进行配置的距离。
具体是，外周侧凸起电极98a和内周内引线100b的距离优选确保15μm左右。此外，为了谋求内引线100的窄间距化，由于内周内引线100b的电极间间距优选在30μm以下，所以，内引线100的宽度优选在15μm以下。由此，接合在外周侧凸起电极98a上的外周内引线100a，例如，即使在从外周侧凸起电极98a上露出并接合时，也能够防止短路或漏电缺陷。
下面，说明上述COF的制造方法。
作为上述COF的薄膜基板101，如上所述，具有可自由折弯的厚度，此外，如图2(a)所示，使用的薄膜基板具有能利用定位孔93的装置进行搬送的厚度。此外，在该薄膜基板101上，优选以5μm～9μm的厚度形成用于构成内引线100的铜箔，更优选8μm以下的厚度。对于具有铜箔的薄膜基板101，具体是，在由上述聚酰亚胺系有机物构成的基材上，通过利用溅射法附着Cr或Ni等金属，利用在上述金属上通过电镀法形成铜箔的金属喷镀法进行制作。或者，也可以利用通过在铜箔上涂敷聚酰亚胺清漆使其硬化的铸模法进行制作。
然后，腐蚀薄膜基板101上铜箔，按所要求的配线图案形成内引线100。如上所述，在以5μm～9μm的薄膜状形成铜箔时，可以进行内引线100的窄间距化。此外，由于支持在薄膜基板101上地形成铜箔，所以能将内引线100固定在薄膜基板101上。因此，即使内引线100具有的宽度细化到1μm～15μm时，并且，在根据内周侧凸起电极98b的配设位置弯曲内周内引线100b时，也不招致内引线100的变形或断线等缺陷。
具体是，在采用厚5μm的铜箔时，能以1μm以上、15μm以下宽度形成内引线100，并且，能以15μm形成内引线100的间距。此外，采用上述方法，当在薄膜基板101上形成内引线100时，薄膜基板101和内引线100的接合强度可达到5N/cm以上。另外，采用上述方法形成的内引线100的长度偏差为±20μm。
在如此形成内引线100后，覆盖内引线100的规定区域地形成焊料保护层94。
下面，采用内引线接合装置，接合形成内引线100的薄膜基板101和形成凸起电极98的半导体芯片96。即，如图3所示，在内引线接合装置的键合台112上固定半导体芯片96。然后，采用上述内引线接合装置的固定箝位器(clamper)111，在形成内引线100上的焊料保护层94的区域，固定薄膜基板101。此时，薄膜基板101上的内引线100和半导体芯片96具有的凸起电极98相互对置，如此固定薄膜基板101及半导体芯片96。
之后，进行薄膜基板101上的内引线100和半导体芯片96的凸起电极98的位置对合，如图3所示，向箭头所指方向移动内引线接合装置的加热工具110和键合台112。此外，为了准确进行上述的位置定位，在如图1(a)所示的内引线100中，也可以与位于两端的内引线100直交地形成长度为50μm～100μm的凸起状的定位凸部(未图示)。
由此，利用加热工具110及键合台112夹着薄膜基板101和半导体芯片96，在上述内引线100和凸起电极98的接合位置涂布树脂99(图2(b))，通过0.5s～3s间的热压，用树脂99接合上述内引线100和凸起电极98。另外，在进行该热压时，将键合台112及加热工具110加热到规定温度。如此，通过金属间接合电连接内引线100表面的锡和凸起电极98的金。
如上所述，能够按以往的内引线接合装置的键合精度制造图1(a)所示的COF。即，本实施方式的COF，通过按以往的键合精度制造，能够不招致内引线的变形或断线、漏电缺陷等，能够增加搭载在半导体芯片96的凸起电极数量，增大内引线的间距。
此外，在本实施方式中，由于采用内引线接合装置，所以，因进行内引线100和凸起电极98的热压接合时产生的应力，有时在配置在半导体芯片96的端边上的内引线100产生损伤115。这种损伤115引起内引线100的断线或裂纹。因此，位于半导体芯片96的端边上的内引线100优选以直线状形成在薄膜基板101上。
此外，如果采用图1(a)所示的COF，由于被邻接的2个外周侧凸起电极98a的设置位置夹着地设置2个内周侧凸起电极98b，所以，在外周侧凸起电极98a之间能配置2根内周内引线100b，但也不局限于此。即，如图4(a)所示，也可以被邻接的2个外周侧凸起电极58a的设置位置夹着地，设置3根内周侧凸起电极58b。此时，在外周侧凸起电极58a之间，能够配设3根内周内引线50b。
当在外周侧凸起电极58a之间配设3个内周内引线50b时，也与上述同样，能够从半导体芯片96的端边，以配置在外周侧凸起电极58a之间的3根内周内引线50b不相互接触地，并且该内周内引线50b不与外周侧凸起电极58a接触地，直线状配置3根内周内引线50b。
此外，为了能够接合内周内引线50b和内周侧凸起电极58b，如图4(b)所示，在外周侧凸起电极58a的形成位置和与内周侧凸起电极58b的形成位置的之间，在3根内周内引线50b中，两端的2根内周内引线弯曲。与此相反，在配置在外周侧凸起电极50a之间的3根内周内引线50b中，配置在正中间的内周内引线，不从半导体芯片96的端边弯曲到内周侧凸起电极58b，呈直线状配置。
由此，在减小外周侧凸起电极50a的配列间距的同时，由于也能够减小内周侧凸起电极58b的配列间距，所以，能够谋求搭载在半导体芯片96上的凸起电极58的高密度化。
此外，如采用图4(a)所示的COF，在外周侧凸起电极50a之间配设的3根内周内引线50b中，配置在正中间的内周内引线不弯曲，呈直线状配置。但也可以与配置在两端的内周内引线50b同样地弯曲。或者，在3根内周内引线50b中，也可以只弯曲1根。即，或弯曲内周内引线50b的任何一根，或根据外周侧凸起电极50a及内周侧凸起电极50b的配设位置设定，不做特别限定。
此外，配设在外周侧凸起电极之间的内周内引线的数量也不限定于上述2根或3根，即使是4根以上，也能同样适用。
此外，本发明不局限于上述实施方式，在本发明的范围内，可进行多种变更。例如，在本实施方式中，使用薄膜基板101上的铜箔，说明了形成内引线100的方法，但在形成内引线100以外的配线时，也同样能够使用上述方法。此外，也可以与内引线100一同形成其他配线。
此外，在本实施方式中，举例说明了COF，但也不局限于此。即，在以40μm以下形成内引线的间距时，只要能够充分保证内引线的强度或内引线与薄膜基板的接合强度等就可以。但是，在采用TCP(Tape CarrierPackage)等时，在将内引线的间距设定为40μm以下时，由于有可能不能确保内引线的强度，因此优选使用COF等。
实施方式2下面，根据图5说明本发明的另一实施方式。此外，为便于说明，对于具有与上述实施方式1的图示中示出的部件相同功能的部件，附加同一符号，并省略其说明。
在本实施方式的半导体芯片96上，如图5(a)所示，变化从上述半导体芯片96的端边的距离，3列形成按规定间距形成的凸起电极。在以下中，以从半导体芯片96的端边到各凸起电极的距离相对较近的一方开始，按顺序记载为第1凸起电极(边缘侧凸起电极)68a、第2凸起电极(第1内部侧凸起电极)68b、第3凸起电极(第2内部侧凸起电极)68c。此外，在指第1凸起电极68a、第2凸起电极68b、第3凸起电极68c中的任何一方或双方时，称为凸起电极68。
在上述第2凸起电极68b及第3凸起电极68c中，位于两端的凸起电极，如在上述实施方式1中的说明，不与配置在半导体芯片96的其他边的凸起电极交叉地，配设在位于第1凸起电极68a中的两端的凸起电极的内侧。
此外，设置在半导体芯片96上的各凸起电极68，分别通过设置在薄膜基板101(图2(a))上的内引线60a、60b、60c进行电接合。如在上述实施方式1中的说明，从半导体芯片96的端边，通过与该端边平行的凸起电极68的相对置的2个边地，配置内引线60a、60b、60c。
此外，在以下中，接合在第1凸起电极68a的内引线60a称为第1内引线60a、接合在第2凸起电极68b的内引线60b称为第2内引线60b、接合在第3凸起电极68c的内引线60c称为第3内引线60c。此外，在指第1内引线60a、第2内引线60b、第3内引线60c中的任何一方或双方时，称为内引线60。
如图5(a)所示，在该第1内引线60a之间，以不接触第2内引线60b及第3内引线60c地，并且，以上述内引线60b、60c不接触第1凸起电极68a的配列间距，在半导体芯片96上形成上述第1凸起电极68a。
此外，上述第2凸起电极68b，以不接触第3内引线60c地，并且，以第3内引线60c不接触第2凸起电极68b地，形成在半导体芯片96上。即，在相互邻接的第2凸起电极68b之间，交替形成配置上述第3内引线60c的电极间区域和不配置第3内引线60c的电极间区域，如此配设第2凸起电极68b。
此外，除考虑到在上述实施方式1中说明的内引线接合装置的键合精度外，按设定的最小的配列间距，将上述第3凸起电极68c搭载在半导体芯片96上。
具体是，如图5(b)所示，从半导体芯片96的端边到第1凸起电极68a上面，直线状形成配置在第1凸起电极68a上的第1内引线60a，并且，从与第1凸起电极68a的上述端边平行的对置的2个边通过，如此进行配置。另外，半导体芯片96上的第1内引线60a的前端部，以第1内引线60a不接触第2凸起电极68b地，配置在第2凸起电极68b的形成位置的前方位置。
此外，在第1凸起电极68a之间，配置2根第2内引线60b及4根第3内引线60c。这6根内引线60b、60c，从半导体芯片96的端边到通过第1凸起电极68a之间，呈直线状配置。在这6根内引线60b、60c中，位于两端的内引线为第2内引线60b，被该第2内引线60b夹着的4根内引线为第3内引线60c。
对于上述第2内引线60b，由于配置接合在第2凸起电极68b上，所以在第1凸起电极68a的形成位置和与第2凸起电极68b的形成位置的之间弯曲。由此，能够直线状通过与第2凸起电极68b的上述端边平行的对置的2个边地，在第2凸起电极68b上配置第2内引线60b，能够接合第2凸起电极68b和第2内引线60b。此外，直线状通过上述对置的2个边的第2内引线60b的半导体芯片96上的前端部，配置在处于第3凸起电极68c的形成位置的前面的位置。由此，第2内引线60b不与第3凸起电极68c接触。
这样，在配置在第1凸起电极68a之间的内引线60b、60c中，位于两端的内引线60b被接合在第2凸起电极68b。因此，如图5(a)所示，重复配置有第3内引线60c的第2凸起电极68b之间和不配置有内引线60的第2凸起电极68b之间地配置第2凸起电极68b。
此外，配置在第1凸起电极68a及第2凸起电极68b之间的上述第3内引线60c，在第2凸起电极68b的形成位置和与第3凸起电极68c的形成位置的之间弯曲。由此，可与平行于第3凸起电极68c的上述端边的相对置的2个边交叉地，在第3凸起电极68c上配置第3内引线60c。另外，在第3凸起电极68c之间，由于未配置内引线60，如上所述，第3凸起电极68c之间的距离，除考虑到键合精度外，只要根据设定的配列间距进行设定就可以。
如上所述，为了接合凸起电极和内引线，由于弯曲内引线，所以能够使配置在凸起电极之间的内引线的间距(以下，称为内引线的电极间间距)窄间距化。此外，当在凸起电极之间配置内引线时，根据凸起电极之间的内引线数量确定配列间距。因此，如图5(a)所示，半导体芯片96上的第1凸起电极68a的配列间距大于第3凸起电极68c的配列间距。
此外，根据凸起电极之间的内引线数量，也可以变化形成在半导体芯片96上的凸起电极数量。在图5(a)所示的COF中，按第1凸起电极68a、第2凸起电极68b及第3凸起电极68c的顺序增加凸起电极。这样，通过从半导体芯片96的外周侧向内周侧增加凸起电极数量，容易接合凸起电极68和内引线60。此外，能够谋求搭载在半导体芯片96上的凸起电极68的高密度化，谋求接合在凸起电极68的内引线60的窄间距化。
此外，在本实施方式中，为了在第2凸起电极68b及第3凸起电极68c上进行接合，全部弯曲内引线60，但是，根据凸起电极68的配置位置，也可以采用不弯曲的内引线。即，如在上述实施方式1中说明的图4(a)及图4(b)所示的COF，有时也可以从半导体芯片的端边到凸起电极不弯曲，而直线状配置。
此外，在图5(a)所示的COF中，变化从半导体芯片的端边的距离地3列配置凸起电极，但也不局限于此，也可以配设4列以上的凸起电极。即，也可以2列以上地形成第1凸起电极68a和第3凸起电极68c之间的第2凸起电极68b。
或者，通过在半导体芯片上任意配置凸起电极，也能够谋求窄间距化。即，根据凸起电极的配设位置，通过适宜弯曲内引线，能够谋求内引线的窄间距化。
实施方式3以下，根据图6～图7说明本发明的其他实施方式。此外，为便于说明，对于具有与上述实施方式1、2的图示中示出的部件相同功能的部件，附加同一符号，并省略其说明。
对于本实施方式的COF，变化从上述半导体芯片96的端边的距离地，配置在上述实施方式1中说明的图4(a)所示的COF的内周侧凸起电极58b的一部分，即其余的内周侧凸起电极58b。具体是，如图6所示，在超过内周侧凸起电极58b的从半导体芯片96的端边的距离的位置，配置凸起电极77。此外，按配设方向不同于外周侧凸起电极58a及内周侧凸起电极58b的配设方向配置该凸起电极77。即，相对于内引线58交叉的上述内周侧凸起电极58b的对置的2个边，与内引线70交叉的凸起电极77的对置的2个边垂直地，配设上述凸起电极77。
此时，在图6所示的COF中，在采用图4(a)所示的COF时在配置内周侧凸起电极58b的位置上配置内引线70，在内周侧凸起电极58b和凸起电极77的之间弯曲内引线70。
这样，根据凸起电极77的配设位置，在变化凸起电极77和内引线70的接合位置时，通过弯曲内引线70，也能够实现半导体芯片96上的凸起电极的窄间距化。
此外，根据配置在半导体芯片96上的未图示的半导体元件或芯片配线的配置位置，需要变化凸起电极的方向。即，上述半导体元件或芯片配线配置在半导体芯片96上，在该半导体元件上形成凸起电极。因此，凸起电极的配设位置依赖于半导体元件的配置位置，但通过弯曲内引线70，能够与半导体元件或芯片配线的配置位置无关地实现凸起电极的窄间距化。
或者，如图7所示，相对于内引线71交叉的上述内周侧凸起电极58b的对置的2个边，也可以形成45度的角度地配置上述凸起电极78。此时，也根据凸起电极78的配设位置或配设方向，在内周侧凸起电极58b和凸起电极78的之间，弯曲内引线71。
如上所述，通过任意弯曲内引线，即使在任意变化搭载在半导体芯片上的凸起电极的配设位置或配设方向时，也能够谋求内引线的窄间距化。
即，如上所述，对于本发明的半导体装置，上述内部侧凸起电极的至少一部分，也能够以配设方向不同于上述边缘侧凸起电极的配设方向地，进行配置。如果采用此构成，由于弯曲形成内部侧凸起电极用引线配线，即使对于在多种配设方向配设的内部侧凸起电极，也能够接合内部侧凸起电极用引线配线。因此，能够使连接在具有在多种配设方向配设的内部侧凸起电极的半导体芯片上的引线配线窄间距化。
此外，在本实施方式中，说明了在图4(a)所示的COF中，在配置内周侧凸起电极58b的位置配置内引线的构成，但并不局限于此。即，也可以采用在上述实施方式中采用的图1(a)及图5(a)所示的COF。此外，图6及图7所示的内周侧凸起电极58b的配列间距也可以适宜变更，凸起电极77、78的配置方向也不限定于图6及图7所示的配置方向。
实施方式4以下，根据图8说明本发明的其他实施方式。此外，为便于说明，对于具有与上述实施方式1～3的图示中示出的部件相同功能的部件，附加同一符号，并省略其说明。
在本实施方式的半导体芯片96中，如图8所示，变化从上述半导体芯片96的端边的距离地，2列形成凸起电极。在各列的凸起电极中，位于两端的配置在两端区域的凸起电极(以下，称为两端区域的凸起电极)58，凸起电极的宽度相对增大，并且，配列间距也相对增大。与此相反，在被上述两端区域夹着的区域(以下，称为中央区域)配置的凸起电极(以下，称为中央区域的凸起电极)88，凸起电极的宽度相对较小，并且，配列间距也相对减小。位于中央区域的外周侧凸起电极88a及内周侧凸起电极88b分别称为中央区域的外周侧凸起电极88a及中央区域的内周侧凸起电极88b。
此外，在以下中，以从半导体芯片96的端边到各凸起电极的距离相对小的一方开始，依次记载为外周侧凸起电极58a、88a及内周侧凸起电极58a、88b。此外，在指外周侧凸起电极58a、88a及内周侧凸起电极58b、88b的任何一方或双方时，称为凸起电极58、88。
设置在上述半导体芯片96上的外周侧凸起电极58a、88a，分别通过设在薄膜基板101(图2(a))上的外周内引线50a、80a进行电接合。此外，内周侧凸起电极58b、88b，分别通过设在薄膜基板101上的内周内引线50b、80b进行电接合。外周侧凸起电极58a、88a及内周侧凸起电极58b、88b，如上述实施方式1～3中的说明，从半导体芯片96的端边，通过与该端边平行的凸起电极的对置的2个边，如此进行配置。
上述外周侧凸起电极58a、88a，以在该外周侧凸起电极58a、88a之间不使内周内引线50b、80b相互接触地，并且，以内周内引线50b、80b不接触外周侧凸起电极58a、88a的配列间距，搭载在半导体芯片96上。此外，上述内周侧凸起电极58b、88b，除考虑到在上述实施方式1中说明的内引线接合装置的键合精度外，以设定的最小的配列间距，搭载在半导体芯片96上。
具体是，如图8所示，配置在外周侧凸起电极58a、88a上的外周内引线50a、80a，从半导体芯片96的端边到外周侧凸起电极58a、88a上面，直线状形成，并且，通过从与上述端边平行的外周侧凸起电极58a、88a的对置的2个边，如此进行配置。此外，以外周内引线50a、80a不接触内周侧凸起电极58b、88b地，将半导体芯片96上的外周内引线50a、80a的前端部配置在内周侧凸起电极58b、88b的形成位置的前方位置。
此外，在两端区域的外周侧凸起电极58a之间，配置3根内周内引线50b。另外，在中央区域的外周侧凸起电极88a之间，配置4根内周内引线80b。这些内周内引线50b、80b，从半导体芯片96的端边到通过外周侧凸起电极58a、88a之间，呈直线状配置。此外，这些内周内引线50b、80b，如上述实施方式1中的说明，在外周侧凸起电极58a、88a的形成位置和与内周侧凸起电极58b、88b的形成位置的之间弯曲。由此，以直线状通过与上述端边平行的内周侧凸起电极58b、88b的对置的2个边地，在内周侧凸起电极58b、88b上配置内周内引线50b、80b，如此能够接合两者。
这样，通过减小中央区域的凸起电极88的宽度，并与两端区域的凸起电极58相比，通过谋求中央区域的凸起电极88的窄间距化，也能够谋求半导体芯片96上的凸起电极58、88的窄间距化。
特别是，如上述实施方式1中的说明，在热压接合凸起电极和内引线时，如上所述，优选在中央区域和两端区域变化凸起电极的配列间距。
即，在利用内引线接合装置热压接合凸起电极和内引线时，通常，可对薄膜基板101(图2(a))施加400℃以上的加热。通过该加热，热膨胀薄膜基板101，产生10μm～20μm程度的延伸。由于该薄膜基板101的延伸，形成在薄膜基板101上的内引线50、80的位置产生偏差，在接合凸起电极58、88和内引线50、80时，该偏差是引起位置偏移的原因。与中央区域的凸起电极88和内引线80之间相比，当然，容易在两端区域的凸起电极58和内引线50之间产生这样的位置偏移。
因此，与容易产生位置偏移的两端区域的凸起电极58相比，能使比较难产生位置偏移的中央区域的凸起电极88窄间距化。这样，根据位置偏移的产生难易程度，通过控制凸起电极的宽度或配列间距，能够降低内引线的短路或漏电缺陷，进而能够谋求窄间距化。
如上所述，为接合凸起电极和内引线，由于弯曲内引线，所以能够使配置在凸起电极间的内引线的电极间间距窄间距化，并且，也能够减小各凸起电极的配列间距。此外，由于根据内引线和凸起电极的键合精度，可以改变两端区域及中央区域的凸起电极的宽度或配列间距，所以，能够提高内引线和凸起电极的连接可靠性。另外，两端区域的凸起电极的宽度优选比中央区域的凸起电极的宽度增宽5μm以上。
这样，对于本发明的半导体装置，在上述边缘侧凸起电极中，在至少配设在两端和与之邻接的位置上的边缘侧凸起电极之间设置的上述内部侧凸起电极用引线配线的数量，也可以小于在配设在两端以外位置上的边缘侧凸起电极之间设置的上述内部侧凸起电极用引线配线的数量。
配设在两端以外的区域上的凸起电极和引线配线，在接合该凸起电极和引线配线时，很难产生相对的接合位置偏移。相反，在配设在两端和与之邻接的位置上的凸起电极和引线配线的接合中，容易在接合位置产生偏移。接合位置的偏移是引起引线配线短路或漏电缺陷的原因。
因此，通过采用上述的构成，在容易在接合位置产生偏移的两端和与之邻接的位置上，通过进一步减少内部侧凸起电极用引线配线的数量，防止引线配线短路或漏电缺陷。此外，在不容易在接合位置产生偏移的上述两端以外的区域，通过更多地增加内部侧凸起电极用引线配线的数量，能谋求引线配线的窄间距化。由此，能在防止引线配线短路或漏电缺陷的同时，谋求引线配线的窄间距化。
此外，对于本发明的半导体装置，在上述边缘侧凸起电极及上述内部侧凸起电极当中，至少配设在两端的边缘侧凸起电极及内部侧凸起电极的各自具有的宽度，也可以大于配设在上述两端以外的位置的边缘侧凸起电极及内部侧凸起电极的各自具有的宽度。
如果采用上述的构成，可根据凸起电极和引线配线的接合位置的偏移的产生容易度，变化凸起电极的宽度。由此，能够防止因配设在容易产生接合位置偏移的两端的凸起电极而产生引线配线的短路或漏电缺陷。此外，通过配设在不容易产生接合位置偏移的上述两端以外的区域的凸起电极，能够谋求窄间距化。
如上述实施方式1～4中的说明，对于本发明的半导体装置，上述边缘侧凸起电极之间的上述内部侧凸起电极用引线配线，优选具有1μm以上、15μm以下的宽度。此外，对于本发明的半导体装置，上述边缘侧凸起电极间的间距，优选在50μm以上、150μm以下。另外，对于本发明的半导体装置，上述内部侧凸起电极用引线配线，在接合在上述内部侧凸起电极上时，其从上述边缘到上述内部侧凸起电极的上述半导体芯片的内部侧的端部的长度，优选在100μm以上、500μm以下。
如果采用上述的各构成，能够谋求接合在内部侧凸起电极及边缘侧凸起电极的配线引线的窄间距化。具体是，可使将半导体芯片上的边缘处的上述配线引线的间距实质地达到35μm以下。
此外，对于本发明的半导体装置，在上述半导体装置中，至少上述内部侧凸起电极中的一部分也可以连接在上述半导体芯片上的半导体元件及芯片配线的至少一方。
如果采用上述的构成，在通过结合半导体元件的配置位置，配设内部侧凸起电极时，也能够通过结合内部侧凸起电极的配设位置，接合内部侧凸起电极用引线配线。
本发明并不局限于上述的各实施方式，在本发明所要求范围内，可进行多种变更，对于通过适当组合分别在不同实施方式中展示的技术手段得到的实施方式，也包含在本发明的技术范围内。
以下，根据实施例详细说明本发明，但本发明并不局限于此。
实施例1为了形成图1(a)所示的COF，如图1(b)所示，在半导体芯片96上，形成宽度w1为25μm的外周侧凸起电极98a及内周侧凸起电极98b。此外，在外周侧凸起电极98a之间，以30μm的电极间间距p(e)1配置宽度为15μm的2根内周内引线100b，为了将内周内引线100b和外周侧凸起电极98a之间的距离f1达到15μm，在半导体芯片96上，以100μm形成外周侧凸起电极98a的配列间距。此外，以50μm的配列间距形成内周侧凸起电极98b，以确保内周侧凸起电极98b间的距离至少在15μm。
腐蚀在具有40μm、38μm、25μm的各厚度的薄膜基板101(图2(a))上形成的5μm的铜箔，以宽度v1为15μm，形成配线图案与形成在上述半导体芯片96上的凸起电极98的配置对应的内引线100。
采用内引线接合装置(图3)，接合上述凸起电极98和内引线100，得到图1所示的COF。得到的COF，按100μm的间距形成了外周内引线100a的间距p(o)1。此外，以50μm形成内周内引线100b的接合间距p(i)1。
因此，实质的内引线的间距(后述)为100μm/3＝33.3μm，能够实现窄间距化。此外，能够按以往众所周知的内引线接合装置的键合精度，接合上述凸起电极98和内引线100。另外，在接合时，通过剥离以30μm形成的电极间间距p(e)1的2根内周内引线，或使其变形，使其不相互接触。
此外，所谓实质的内引线的间距，指的是，在假设以一定的间距形成外周内引线及内周内引线100时的、在半导体芯片96的边缘部分的内引线的间距。在本实施例中，由于配置在外周侧凸起电极之间的2根内周内引线的电极间间距p(e)1为30μm，所以，上述的实质的内引线的间距与实际的内引线的间距不一致。即，在本实施例中，在外周侧凸起电极之间，由于等间隔地配置外周内引线和2根内周内引线，所以，外周内引线和内周内引线之间的距离与内周内引线间的距离不同。但是，为评价COF中的窄间距化，由于上述实质的内引线的间距称为窄间距化的目标，所以，在本实施例及以下的各实施例中，作为评价值采用实质的内引线的间距。
实施例2为了形成图4(a)所示的COF，如图4(b)所示，在半导体芯片96上，形成宽度w2为25μm的外周侧凸起电极58a及内周侧凸起电极58b。此外，在外周侧凸起电极58a之间，以30μm的电极间间距p(e)2配置宽度为15μm的3根内周内引线50b，为了将内周内引线50b和外周侧凸起电极58a之间的距离f2达到15μm，在半导体芯片96上，以130μm的配列间距形成外周侧凸起电极58a。此外，以43.3μm的配列间距形成内周侧凸起电极58b，以确保内周侧凸起电极58b间的距离至少在15μm。
此外，与上述实施例1同样，腐蚀形成在薄膜基板101(图2(a))上的5μm的铜箔，以宽度v2为15μm，形成配线图案与形成在上述半导体芯片96上的凸起电极58的配置对应的内引线50，以20μm的间距配置内引线50b。
采用内引线接合装置(图3)，接合上述凸起电极58和内引线50，得到图4(a)所示的COF。得到的COF，按130μm形成了外周内引线50a的间距p(o)2。此外，以与内周侧凸起电极58b的配列间距相同的35μm形成内周内引线50b的接合间距p(i)2。
因此，实质的内引线的间距为130μm/4＝32.5μm，能够实现窄间距化。此外，能够按以往众所周知的内引线接合装置的键合精度，接合上述凸起电极和内引线。另外，在接合时，通过剥离以20μm形成的电极间间距p(e)2的3根内周内引线50b，或使其变形，使其不相互接触。
实施例3为了形成图5(a)所示的COF，如图5(a)所示，在半导体芯片96上，形成宽度为25μm的第1凸起电极68a、第2凸起电极68b及第3凸起电极68c。此外，在第1凸起电极68a之间，以30μm的电极间间距p(e)3配置宽度为15μm的6根第2内引线60b及第3内引线60c，为了将上述第2内引线60b和第1凸起电极68a之间的距离f3达到15μm，在半导体芯片96上，以220μm的配列间距形成第1凸起电极68a。
此外，在第2凸起电极68b之间，与上述同样，以30μm的电极间间距p(e)3配置宽度为15μm的4根第3内引线60c，将上述第3内引线60c和第2凸起电极68b之间的距离f3设定为15μm。未配置第3内引线60c的第2凸起电极68b之间的距离确保至少在15μm以上。
此外，为了确保第3凸起电极68c之间的距离至少在15μm，按55μm的配列间距形成第3凸起电极68c。
此外，与上述实施例1同样，腐蚀形成在薄膜基板101(图2(a))上的5μm的铜箔，以宽度v3为15μm，形成配线图案与形成在上述半导体芯片96上的凸起电极68的配置对应的内引线60，以30μm的电极间间距p(e)3形成第2内引线60b及第3内引线60c。
采用内引线接合装置(图3)，接合上述凸起电极68和内引线60，得到图5(a)所示的COF。得到的COF，按220μm形成了第3内引线60a的间距p(o)3。因此，实质的内引线的间距为220μm/7＝31.4μm，能够实现窄间距化。此外，能够按以往众所周知的内引线接合装置的键合精度，接合上述凸起电极和内引线。另外，在接合时，通过剥离以30μm形成的电极间间距p(e)3的第3内引线60b、60c，或使其变形，使其不相互接触。
实施例4为了形成图8所示的COF，在半导体芯片96上，形成外周侧凸起电极58a、88a及内周侧凸起电极58b、88b。在两端区域的外周侧凸起电极58a及内周侧凸起电极58b，采用宽度w2为25μm的凸起电极，在中央区域的外周侧凸起电极88a及内周侧凸起电极88b，采用宽度w4为20μm的凸起电极。
以与实施例2同样的配列间距及内引线的间距，形成两端区域的外周侧凸起电极58a及内周侧凸起电极58b。
此外，在中央区域的外周侧凸起电极88a中，在该外周侧凸起电极88a之间，以30μm的电极间间距配置宽度为15μm的4根内周内引线88b。此外，为了将内周内引线80b和中央区域的外周侧凸起电极88a之间的距离达到15μm，在半导体芯片96上，以135μm形成外周侧凸起电极88a间的距离。此外，以30μm的配列间距形成内周侧凸起电极88b，以确保内周侧凸起电极80b间的距离达到15μm。
此外，以15μm的宽度形成配线图案与形成在上述半导体芯片96上的凸起电极58、88的配置对应的内引线50、80。
采用内引线接合装置(图3)，接合上述凸起电极58、88和内引线50、80，得到图8所示的COF。得到的COF，如在实施例2中的说明，按130μm形成了两端区域的外周内引线50a的间距p(o)2。因此，在两端区域的实质的内引线的间距为130μm/4＝32.5μm。
此外，按155μm的间距形成了中央区域的外周内引线80a的间距p(o)4，在中央区域的实质的内引线的间距为155μm/5＝31μm。此外，以30μm形成内周内引线50b的接合间距p(i)4。
其结果，两端区域及中央区域的全区域中的、实质的内引线的间距为31.8μm，能够实现窄间距化。此外，能够按以往众所周知的内引线接合装置的键合精度，接合上述凸起电极和内引线。另外，在接合时，通过剥离以30μm形成各电极间间距的内周内引线50b、80b，或使其变形，使其不相互接触。
此外，如果使用厚度为5μm的铜箔，由于能够以20μm形成内引线的间距，所以，能够以105μm/4＝26.25μm形成在两端区域的实质的内引线的间距。此外，能够以115μm/5＝23μm形成在中央区域的实质的内引线的间距。其结果，两端区域及中央区域的全区域的、实质的内引线的间距为24.3μm，能够实现进一步的窄间距化。
在发明的详细说明中形成的具体实施方式
或实施例中，上下贯通地阐明了本发明的技术内容，不应狭义地解释为只限定于上述的具体例，在本发明的发明构思和本发明要求保护的范围内，能够实施多种变更。
权利要求
1.一种半导体装置，在半导体芯片(96)上，具有配设在离该半导体芯片(96)的边缘的距离相对较近的位置上的边缘侧凸起电极(58a、68a、88a、98a)和配设在离上述边缘的距离相对较远的位置上的内部侧凸起电极(58b、68b、68c、77、78、88b、98b)，形成在薄膜基板上的引线配线(50、50a、50b、60、60a、60b、60c、70、71、80、80a、80b、100、100a、100b)接合在上述边缘侧凸起电极(58a、68a、88a、98a)及上述内部侧凸起电极(58b、68b、68c、77、78、88b、98b)，其特征在于在相互邻接的上述边缘侧凸起电极(58a、68a、88a、98a)间，至少设置2根接合在上述内部侧凸起电极(58b、68b、68c、77、78、88b、98b)的内部侧凸起电极用引线配线(50b、60b、60c、70、71、80b、100b)；上述内部侧凸起电极用引线配线(50b、60b、60c、70、71、80b、100b)中的至少1根，根据上述内部侧凸起电极(58b、68b、68c、77、78、88b、98b)的接合位置弯曲。
2.如权利要求1所述的半导体装置，其特征在于在上述边缘侧凸起电极(58a、68a、88a、98a)间，与上述内部侧凸起电极(58b、68b、68c、77、78、88b、98b)的接合位置相比，减小间距地设置上述内部侧凸起电极用引线配线(50b、60b、60c、70、71、80b、100b)。
3.如权利要求2所述的半导体装置，其特征在于上述内部侧凸起电极用引线配线(50b、60b、60c、70、71、80b、100b)，在上述边缘侧凸起电极(58a、68a、88a、98a)的配设位置和上述内部侧凸起电极(58b、68b、68c、77、78、88b、98b)的配设位置的之间弯曲。
4.如权利要求1所述的半导体装置，其特征在于在上述边缘侧凸起电极(58a、68a、88a、98a)之间的上述内部侧凸起电极用引线配线(50b、60b、60c、70、71、80b、100b)，具有1μm以上、15μm以下的宽度。
5.如权利要求1所述的半导体装置，其特征在于在上述边缘侧凸起电极(58a、68a、88a、98a)之间的距离，在50μm以上、150μm以下。
6.如权利要求1所述的半导体装置，其特征在于上述内部侧凸起电极用引线配线(50b、60b、60c、70、71、80b、100b)，在接合在上述内部侧凸起电极(58b、68b、68c、77、78、88b、98b)上时，从上述边缘到上述内部侧凸起电极(58b、68b、68c、77、78、88b、98b)的上述半导体芯片(96)的内部侧的端部的长度，在100μm以上、500μm以下。
7.如权利要求1所述的半导体装置，其特征在于上述半导体芯片(96)具有4个边缘，在该边缘中的至少1个边缘的周边部，设置上述边缘侧凸起电极(58a、68a、88a、98a)及上述内部侧凸起电极(58b、68b、68c、77、78、88b、98b)；内部侧凸起电极(58b、68b、68c、77、78、88b、98b)的数量大于边缘侧凸起电极(58a、68a、88a、98a)的数量。
8.如权利要求7所述的半导体装置，其特征在于配设在上述内部侧凸起电极(58b、68b、68c、77、78、88b、98b)中两端的内部侧凸起电极，与配设在上述边缘侧凸起电极(58a、68a、88a、98a)中两端的边缘侧凸起电极相比，在与边缘平行的方向，配设在内侧的位置。
9.如权利要求1所述的半导体装置，其特征在于以配设方向不同于上述边缘侧凸起电极(58a、68a、88a、98a)的配设方向地，配设上述内部侧凸起电极(58b、68b、68c、77、78、88b、98b)中的至少一部分。
10.如权利要求9所述的半导体装置，其特征在于在上述内部侧凸起电极(58b、68b、68c、77、78、88b、98b)中，配设方向不同于上述边缘侧凸起电极(58a、68a、88a、98a)的配设方向的内部侧凸起电极，与其他的内部侧凸起电极相比，配设在相对增大离上述半导体芯片(96)的边缘的距离的位置。
11.如权利要求1所述的半导体装置，其特征在于在上述边缘侧凸起电极(58a、68a、88a、98a)中，在至少配设在两端和与之邻接的位置的边缘侧凸起电极(58a、68a、88a、98a)之间所设置的上述内部侧凸起电极用引线配线数，小于在配设在上述两端以外的位置的边缘侧凸起电极(58a、68a、88a、98a)之间所设置的上述内部侧凸起电极用引线配线数。
12.如权利要求11所述的半导体装置，其特征在于在上述边缘侧凸起电极(58a、68a、88a、98a)及上述内部侧凸起电极(58b、68b、68c、77、78、88b、98b)中，至少配设在两端的边缘侧凸起电极及内部侧凸起电极的各电极具有的宽度，大于配设在上述两端以外的位置的边缘侧凸起电极及内部侧凸起电极的各电极具有的宽度。
13.如权利要求1所述的半导体装置，其特征在于上述内部侧凸起电极(58b、68b、68c、77、78、88b、98b)还具有配设在离半导体芯片(96)的边缘的距离相对较近的位置上的第1内部侧凸起电极(68b)，和配设在离上述边缘的距离相对较远的位置上的第2内部侧凸起电极(68c)；接合在上述第2内部侧凸起电极(68c)的内部侧凸起电极用引线配线(50b、60b、60c、70、71、80b、100b)，至少设置在相互邻接的上述第1内部侧凸起电极(68b)之间的一部分上。
14.如权利要求13所述的半导体装置，其特征在于在相互邻接的上述第1内部侧凸起电极(68b)之间中，交替设置设有内部侧凸起电极用引线配线(50b、60b、60c、70、71、80b、100b)的电极间区域和未设内部侧凸起电极用引线配线(50b、60b、60c、70、71、80b、100b)的电极间区域。
15.如权利要求9所述的半导体装置，其特征在于上述内部侧凸起电极(58b、68b、68c、77、78、88b、98b)中的至少一部分，连接在上述半导体芯片(96)上的半导体元件及芯片配线的至少一方上。
全文摘要
本发明的半导体装置，在配设在离半导体芯片的边缘的距离相对较近的位置上的外周侧凸起电极间，具有2根内周内引线，其连接在配设在离上述边缘的距离相对较远的位置上的内周侧凸起电极上。该内周内引线中的至少1根，根据内周侧凸起电极的接合位置弯曲。
文档编号H01L21/56GK1507042SQ20031012017
公开日2004年6月23日 申请日期2003年12月9日 优先权日2002年12月9日
发明者丰 健司, 丰沢健司 申请人:夏普株式会社