专利名称：非易失性半导体存储装置的制作方法
技术领域：
本发明涉及具有沿行方向及列方向分别排列配置多个非易失性存储单元，为了从其中选择规定的存储单元或存储单元组而沿行方向与列方向分别排列配置多根字线与多根位线所形成的存储单元阵列的非易失性半导体存储装置，更具体地讲，涉及存储单元具有利用电阻的变化存储信息的可变电阻元件的非易失性半导体存储装置。
背景技术：
对于具备钙钛矿结构的薄膜材料，特别是由重型磁致电阻(CMRcolossal magneto resistance)材料或高温超导(HTSChigh temperaturesuperconductivity)材料构成的薄膜或衬底，提出了一种通过施加1个以上短的电脉冲改变其电特性的方法。该电脉冲产生的电场强度或电流密度，只要是足够大到可以改变其材料的物理状态，相反足够小到不破坏材料本身的能量即可，该电脉冲无论是正负极性的哪一个都可以。另外，通过多次反复施加电脉冲，可以进一步改变材料特性。
有关现有技术，例如在美国专利第6204139号说明书中揭示。图8及图9是表示现有技术中施加脉冲数与电阻值关系的曲线。详细地讲，表示对金属制衬底上成长的CMR薄膜施加的脉冲数与电阻的关系。在图8中，施加47次振幅32V、脉冲宽度71ns的电压脉冲。在相关条件下，该图表明电阻值有1个数量级程度的变化。
图10与图11是表示现有技术中施加脉冲的极性与电阻值的变化的关系曲线。图10表示施加+12V(正极性)与-12V(负极性)的电压脉冲时的电阻变化的模样。在图11中，施加电压为+51V与-51V，电阻的测定在各极性的脉冲施加的最后进行。从图10与图11可以看出，在施加几次的正极性脉冲而使电阻值减小之后，再施加负极性的脉冲，可以达到电阻值增大(最终成为饱和状态)的目的。这可以考虑以施加正极性的状态为复位状态，而以施加负极性状态为写入状态，让其应用于存储装置中。
在上述示例中，揭示了将具有该特性的CMR薄膜呈阵列状配置，以构成存储阵列的示例。在图12所示的该存储阵列中，在基板25上形成底面电极26，在其上形成构成各1位的可变电阻元件27、上面电极28，在每个可变电阻元件27中，即在每个位上，电线29与上面电极28连接，施加写入用的脉冲。另外，构成为在读出时也从与每个位上的上面电极28连接的电线29读出与可变电阻元件27的电阻值对应的电流。
然而，上述图10、图11中示出的CMR薄膜的电阻变化为2倍左右，若考虑元件间的偏差等，若要良好地识别复位状态与写入状态，优选需要更大的电阻变化。另外，施加在CMR薄膜上的电压高，对希望低电压操作、低电力消耗的存储装置是不适合的。
因此，本案的申请人等，采用与上述现有技术相同的钙钛矿结构，含有锰的氧化物的CMR材料的PCMO(Pr0.7Ca0.3MnO3)等，通过施加1个以上短的电脉冲，得到了新的特性。具体地讲，通过施加约为±5V的低电压脉冲，可以得到薄膜材料的电阻值从几百Ω变化到约1MΩ的特性。以下，将以该含有锰的钙钛矿结构的氧化物形成的可变电阻元件称为RRAM(Resistance control nonvolatile Random Access Memory)元件。
另外，除上述CMR薄膜以外，还有不是施加电脉冲而通过利用磁场或热，使电阻变化来存储信息，读出与该变化后的电阻值对应的信息的形式来实现非易失性存储单元的元件。例如，提出MRAM(MagneticRAM)或OUM(Ovonic Unified Memory)、MTJ(Magnetic Tunnel Junction)等各种方案。作为利用上述MTJ元件的存储阵列元件构成，在特开2002-151661号公报中揭示。对于该现有示例，在图5中只表示与读出相关信号的存储单元构成。
然而，在图12中示出的存储阵列中，由于在每个位上将电线与电极连接，在写入操作时通过该电线施加写入用脉冲，而在读出时，也是从在每个位上与电极连接的电线中读出电流，虽然可以进行薄膜材料的特性评价，但存在不能提高存储装置的集成度的问题。另外，在进行写入操作、读出操作、复位动作时，根据存储装置外部的输入信号控制全部元件，不能构成为象现有的存储装置那样，在存储装置内部就可以控制写入操作、读出操作、复位操作。
图13是示意性地表示与实际装置更接近的存储阵列的构成例的电路图。使用上述PCMO材料形成的可变电阻元件Rc构成呈4×4的矩阵状配置的存储阵列10。各可变电阻元件Rc的一方端子与字线W1～W4连接，另一方端子与位线B1～B4连接。与存储阵列10相邻设置有外围电路32。在各位线B1～B4上连接有位线选择晶体管34，形成向反相器38的通路。在位线选择晶体管34与反相器38之间连接负载晶体管36。根据该构成，可以进行对存储阵列10的各可变电阻元件Rc的写入、读出。
在该现有的存储阵列10中，可以进行低电压下的存储操作。但是，在该写入、读出方式中，由于产生流向与存取的存储单元相邻的存储单元的漏电流通路，在读出操作时不能评价正确的电流值。再有，在写入时，也由于产生流向相邻存储单元的漏电流通路，出现不能进行正确的写入操作的可能性。
例如，在读出操作中，为了读出选择存储单元中可变电阻元件Rca的电阻值，通过在字线W3上施加电源电压Vcc，使位线B2为接地电位GND，其他位线B1、B3、B4及字线W1、W2、W4开路(open)，接通位线选择晶体管34a，由于可以形成用箭头A1表示的电流通路，故可以读出可变电阻元件Rca的电阻值。然而，对于和可变电阻元件Rca相邻的可变电阻元件Rc，例如，由于产生用箭头A2、A3等表示的电流通路，故只能读出选择存储单元中的可变电阻元件Rca的电阻的值。
因此，如特开2002-151661号公报中所揭示的现有例所示，通过将可变电阻元件与选择晶体管串联来形成存储单元，断开非选择行的存储单元的选择晶体管，可以截断在图13中产生的流过非选择的可变电阻元件的电流通路，可以解决上述的读出时、写入时的问题。
以下，对作为可变电阻元件使用的是RRAM元件时的存储阵列进行说明。图6是将RRAM元件2与选择晶体管3串联连接所形成的存储单元11的电路图，除了可变电阻元件是RRAM元件这一点以外，与图5所示的特开2002-151661号公报的存储单元是相同的构成。图7表示使用了该存储单元11时的存储阵列构成。在位线BL1～BL4上分别连接多个RRAM元件。
首先，说明读出操作。使位线选择晶体管4启动，以便可以在与被选择的RRAM元件连接的位线上施加偏置电压，例如，在位线上施加1.5V的电压。同时，由字线驱动器5使与读出对象的存储单元的RRAM元件2连接的选择晶体管3(单元选择晶体管)的栅极上连接的字线为高电平(例如7V)，接通该单元选择晶体管3。另外，通过让单元选择晶体管3的源极(与共用源线SL1、SL2连接)成基准电压，例如为接地电位0V，形成从位线的偏置电压流过RRAM元件、单元选择晶体管3，流向接地电位的电流通路。另一方面，对于非选择存储单元，通过由字线驱动器5将非选择字线变为低电平(例如为接地电位0V)，再有，使非选择位线为低电平，或成为高阻抗(开路状态)，流过由读出位线选择的存储单元的RRAM元件以外的电流通路消失。在这种状况中，只有被选择的RRAM元件的电阻变化表现为流过位线的电流的变化，通过在读出电路中判别该电流变化，从而可以正确地读出已存储于选择存储单元中的信息。其结果是，可以将RRAM元件作为存储元件活用。
接着，说明本存储阵列的写入操作。在这里，RRAM元件2的电阻值相对作为基准的电阻值大时为写入状态，小的情况下为擦除状态。使位线选择晶体管4启动，以便可以在与被选择的RRAM元件2连接的位线上施加偏置电压，例如在位线上施加3V的电压。同时，由字线驱动器5使与写入RRAM元件2连接的单元选择晶体管3的栅极上连接的字线为高电平(例如7V)，接通该单元选择晶体管3。另外，使单元选择晶体管3的源极(与共用源线SL1、SL2连接)成为规定的值(例如接地电位0V)，形成从位线的偏置电压流过RRAM元件、单元选择晶体管3，流向接地电位的电流通路，进行向选择存储单元写入的操作。另一方面，对于非选择存储单元，通过将非选择字线设定为低电平(例如接地电位0V)，从而对于非选择RRAM元件不形成从选择位线流向接地电位的电流通路，不进行写入操作。
接下来，说明将该存储阵列的擦除操作、以块为单位整体擦除的块擦除的情况。使位线选择晶体管4启动，以便可以在与位于块内的RRAM元件连接的全部位线上施加偏置电压，例如在位线上施加接地电位0V的电压。同时，与全部RRAM元件连接的单元选择晶体管3的栅极上连接的字线为高电平(例如7V)，接通该单元选择晶体管3。另外，以单元选择晶体管3的源极(与共用源线SL1、SL2连接)为基准电压，例如为3V，形成从位线的偏置电压流过块内的全部单元选择晶体管与RRAM元件，流向接地电位0V的电流通路。通过以上操作，可以进行位于块内的全部存储单元的擦除操作。
然而，在上述图7的构成中，由于并不只是被选择的RRAM元件，而且非选择的RRAM元件也形成与已被选择的位线连接的构成，例如，在为了进行读出操作，而在与读出相关的位线上施加偏置电压的情况下，尽管非选择行的字线为低电平，但也存在向非选择的RRAM元件施加电压应力的可能性。另外，关于该电压应力，在1次的读出操作中，即使微弱到可以忽略的程度，但有对相同存储单元反复产生该电压应力的可能，担心RRAM元件的电阻状态长时间逐渐变化。再有，在写入时，也有发生与读出时同样问题的可能性，期望可靠度更高的数据保持特性的确立。该问题，由于RRAM元件是利用电应力使电阻变化而存储数据的方式的存储元件，故比利用磁场或热使电阻变化的MRAM元件或OUM显著，期望更确切地回避的方案。
发明内容
本发明鉴于上述问题点，其目的在于提供一种可以减轻读出及写入操作时对非选择存储单元的可变电阻元件的电压应力，可以确保更高可靠度的数据保持特性的非易失性半导体存储装置。
为了达成该目的，本发明的非易失性半导体存储装置的第1特征构成，是一种具有沿行方向及列方向分别排列配置多个非易失性存储单元，为了从其中选择规定的存储单元或存储单元组，沿行方向与列方向分别排列配置多根字线与多根位线而成的存储单元阵列的非易失性半导体存储装置，其中，上述存储单元构成为连接利用电阻的变化来存储信息的可变电阻元件的一端侧和选择晶体管的源极，在上述存储单元阵列中，上述选择晶体管的漏极沿上述列方向与共用的上述位线连接，上述可变电阻元件的另一端与源线连接，上述选择晶体管的栅极沿上述行方向与共用的上述字线连接。
根据上述第1特征构成，首先，由于存储单元是可变电阻元件与选择晶体管串联连接形成，故对于非选择行的存储单元，因选择晶体管成为断开状态，所以可断开通过选择存储单元以外的可变电阻元件的电流通路，在读出或写入操作时不能正确读出选择存储单元的问题，或误写入非选择存储单元的问题不会发生。再有，由于是在位线与可变电阻元件之间存在选择晶体管的构成，故非选择的存储单元的可变电阻元件在读出及写入操作时，因与被施加规定的读出及写入电压的位线电分离，所以解决了在特开2002-151661号公报中揭示的现有的存储单元的构成中不能完全解决的，对可变电阻元件的电压应力的问题，可以具有更高可靠度的数据保持特性。
为了达成该目的，本发明的非易失性半导体存储装置的第2特征构成，是一种具有沿行方向及列方向分别排列配置多个非易失性存储单元，为了从其中选择规定的存储单元或存储单元组而沿行方向与列方向分别排列配置多根字线与多根位线而成的存储单元阵列的非易失性半导体存储装置，其中，上述存储单元构成为连接利用电阻的变化来存储信息的可变电阻元件的一端侧与第1选择晶体管的源极，并且连接上述可变电阻元件的另一端与第2选择晶体管的漏极，在上述存储单元阵列内，上述第1选择晶体管的漏极沿上述列方向与共用的上述位线连接，上述第2选择晶体管的源极与源线连接，上述第1及第2选择晶体管的栅极分别沿上述行方向与共用的上述字线连接。
根据上述第2特征构成，首先，由于存储单元是可变电阻元件与选择晶体管串联连接形成，故对于非选择行的存储单元，因选择晶体管成为断开状态，所以可断开通过选择存储单元以外的可变电阻元件的电流通路，在读出或写入操作时不能正确读出选择存储单元的问题，或误写入非选择存储单元的问题不会发生。再有，由于是在位线与可变电阻元件之间存在选择晶体管的构成，故非选择的存储单元的可变电阻元件在读出及写入操作时，因与被施加规定的读出及写入电压的位线电分离，所以解决了在特开2002-151661号公报中揭示的现有的存储单元的构成中不能完全解决的，对可变电阻元件的电压应力的问题。进一步，由于是在源线与可变电阻元件之间存在选择晶体管的构成，故在选择性地个别擦除存储阵列内的一部分存储单元时，非选择存储单元的可变电阻元件在个别擦除操作中，因与被施加规定的读出及写入电压的源线电分离，所以从个别擦除时的电压应力开放，可以具有更高可靠度的数据保持特性。
在上述第1或第2特征构成的基础上，也优选上述可变电阻元件是由电应力引起电阻变化的可变电阻元件的特征构成。再有，优选的特征构成为上述可变电阻元件由含有锰的钙钛矿结构的氧化物形成。
根据这些特征构成，特别是对于对电压应力敏感的存储单元，发挥上述第1或第2特征构成的作用效果，可以期待其数据保持特性的改善。
图1是表示本发明的非易失性半导体存储装置的一实施方式中的存储单元的电路图。
图2是表示本发明的非易失性半导体存储装置的一实施方式中的存储单元阵列的电路图。
图3是示意性地表示图1所示的存储单元的剖面结构的剖视图。
图4是表示本发明的非易失性半导体存储装置的另一实施方式中的存储单元的电路图。
图5是表示现有的非易失性半导体存储装置的存储单元构成的一例的电路图。
图6是表示现有的非易失性半导体存储装置的存储单元构成的另一例的电路图。
图7是表示使用了图6所示的存储单元的现有的非易失性半导体存储装置的存储单元阵列构成的一例的电路图。
图8是表示现有技术中的施加脉冲数与电阻值的关系曲线。
图9是表示现有技术中的施加脉冲数与电阻值的关系曲线。
图10是表示现有技术中的施加脉冲的极性与电阻值的关系曲线。
图11是表示现有技术中的施加脉冲的极性与电阻值的关系曲线。
图12是表示现有技术中的存储阵列构成的立体图。
图13是表示现有的非易失性半导体存储装置的存储阵列构成的一例的电路图。
具体实施例方式
以下，参照附图，说明本发明的非易失性半导体存储装置(以下适当称为“本发明装置”)的实施方式。再有，对于和现有技术的非易失性半导体存储装置重复的部分，在附图上采用相同符号进行说明。
图1表示本发明装置的存储单元构成。如图1所示，存储单元1构成为将作为可变电阻元件的RRAM元件2的一端侧与由N型MOS晶体管形成的选择晶体管3的源极连接，选择晶体管3的漏极与位线BL连接，RRAM元件2的另一端与源线SL连接，选择晶体管3的栅极与字线WL连接。作为存储单元，在可变电阻元件2与选择晶体管串联连接构成方面，与图5、图6所揭示的现有存储单元构成类似。然而，在这些现有的存储单元构成中，在位线BL侧连接作为可变电阻元件2的MTJ元件或RRAM元件的一端，选择晶体管3的源极与源线SL连接，而在本实施方式中，不同的是，如图1所示，RRAM元件2的一端与源线SL连接，同时选择晶体管3的漏极侧与位线BL连接。
在这里，RRAM元件2，是通过根据电应力的施加改变电阻，即使解除电应力后也保持变化后的电阻，而可以以其电阻变化来进行数据存储的非易失性存储元件，例如是利用MOCVD法、旋转镀膜法、激光侵蚀、溅射法等形成用Pr(1-x)CaxMnO3、La(1-x)CaxMnO3或La(1-x-y)CaxPbyMnO3(其中x＜1，y＜1，x+y＜1)表示的任何物质，例如Pr0.7Ca0.3MnO3、La0.65Ca0.35MnO3、La0.65Ca0.175Pb0.175MnO3等的锰氧化膜，来做成的。
图2表示使用了图1的存储单元的本发明装置的存储阵列构成。以下，对图2的存储阵列的读出操作进行说明。选择存储单元的读出时，与选择存储单元连接的位线选择晶体管4为接通状态，在选择位线上施加规定的偏置电压(例如1.5V)的同时，由字线驱动器5使与选择存储单元的RRAM元件2连接的选择晶体管3(单元选择晶体管)的栅极上连接的字线为高电平(例如7V)，接通该单元选择晶体管3。另外，通过让单元选择晶体管3的源极(与共用源线“SL1、SL2”连接)为基准电压，例如为接地电位0V，形成从位线BL的偏置电压经由单元选择晶体管3与RRAM元件2，流向接地电位的电流通路。
另一方面，对于非选择存储单元，通过由字线驱动器5将非选择字线变为规定的电位(例如为0V)，电断开非选择存储单元的RRAM元件2与选择位线BL的连接。
在这种状况中，只有被选择的RRAM元件的电阻变化表现为流过位线的电流的变化，通过在读出电路中判别该电流变化，从而可以正确地读出已存储于选择存储单元中的信息。再有，由于电断开非选择存储单元的RRAM元件2与选择位线BL的连接，对于同一位线BL，即使反复进行读出操作，在非选择存储单元的RRAM元件2上也不会直接施加位线BL的电压应力。其结果是，由电压应力引起的RRAM元件2的电阻状态的变化，即存储的数据电阻的消失的可能性大幅度减少。
以上，虽然对读出操作进行了说明，在写入操作时也可以获得同样的效果。即，在反复进行向相同存储单元1的RRAM元件2写入的操作时，由于在与该写入RRAM元件2连接的位线BL上连接的其他非选择存储单元1的RRAM元件2上，不会从位线BL施加写入偏置电压，故存储的电阻状态不会变化。由此，进一步提高与RRAM元件2的数据保持相关的可靠性。再有，图3中表示图1的存储单元1的示意性的剖视图。
另外，图2所示的存储阵列构成，虽然在说明的方便上例示了4×4的构成，但存储单元的排列配置数并未限定于上述4×4。
接下来，说明本发明装置的第2实施方式。
图4表示RRAM元件2的两侧串联第1及第2选择晶体管3的本发明装置的第2存储单元构成。在第1实施方式(图1及图2)的存储单元构成中，对于读出操作时与写入操作时，解决由对非选择存储单元的RRAM元件2反复施加电压应力而导致的非选择存储单元的干扰现象(存储数据的无意识的改写)，可以改善数据保持特性。
然而，在擦除操作时，在将与共用的源线SL连接的多个存储单元作为1块，并以块为单位一并擦除的情况下，即使是第1实施方式的存储单元构成，虽然不会特别成为问题，但在存储单元单位的擦除中，存在对非选择存储单元的RRAM元件2引起干扰现象的可能性。例如，在以存储单元为单位个别擦除某个选择存储单元的情况下，若在选择列的位线上例如施加0V电压，在选择行的字线上例如施加7V电压，在与被选择的存储单元连接的源线上例如施加3V电压，则在相同的块内，即使在非选择存储单元上，由于源线上被施加3V电压，故也有擦除操作时的干扰现象产生的可能性。在图4所示的第2实施方式的存储单元结构中，由于在可变电阻元件2的两端配置选择晶体管3，故既可以防止以存储单元为单位的个别擦除操作时的干扰现象，在读出操作、写入操作、擦除操作的任何操作的情况下，都可以防止对非选择存储单元的RRAM元件2施加电压应力，可以更进一步改善数据保持特性。
还有，在上述各实施方式中，在读出操作、写入操作、擦除操作的各操作中施加在位线、字线、源线上的电压，是应根据使用的RRAM元件的特性而被决定的，上述各电压值只是举例，并未限定于上述各实施方式的电压值。
根据本发明装置的第1实施方式，首先由于存储单元是可变电阻元件与选择晶体管串联形成的，故对于非选择行的存储单元，因选择晶体管成为断开状态，所以可断开通过选择存储单元以外的可变电阻元件的电流通路，在读出或写入操作时不能正确读出选择存储单元的问题，或误写入非选择存储单元的问题不会发生。再有，由于是在位线与可变电阻元件之间存在选择晶体管的构成，所以即使从同一位线反复进行读出或写入，也不会从该位线对非选择存储单元的可变电阻元件直接施加电压应力。其结果是，没有由电压应力导致的电阻状态变化而引起的数据改写的可能性，提高可变电阻元件的数据保持的可靠性。另外，根据本发明装置的第2实施方式，即使在以存储单元为单位的个别擦除操作时也可以防止擦除操作时的干扰现象，在读出操作、写入操作、擦除操作的任何操作的情况下，都可以防止对非选择存储单元的RRAM元件施加电压应力，从而防止发生数据的改写。
虽然根据优选实施方式说明了本发明，但在不脱离本发明的精神和范围的情况下可以由熟练的技术人员进行各种改进和变更。因此本发明仅被限定在权利要求书的范围内。
权利要求
1.一种非易失性半导体存储装置，其特征在于，具有沿行方向及列方向分别排列配置多个非易失性存储单元，为了从其中选择规定的存储单元或存储单元组而沿行方向与列方向分别排列配置多根字线与多根位线而成的存储单元阵列，所述存储单元通过将利用电阻的变化来存储信息的可变电阻元件的一端侧和选择晶体管的源极连接所构成，在所述存储单元阵列中，所述选择晶体管的漏极沿所述列方向与共用的所述位线连接，所述可变电阻元件的另一端与源线连接，所述选择晶体管的栅极沿所述行方向与共用的所述字线连接。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，所述可变电阻元件是由电应力引起电阻变化的可变电阻元件。
3.根据权利要求2所述的非易失性半导体存储装置，其特征在于，所述可变电阻元件由含有锰的钙钛矿结构的氧化物形成。
4.一种非易失性半导体存储装置，其特征在于，具有沿行方向及列方向分别排列配置多个非易失性存储单元，为了从其中选择规定的存储单元或存储单元组而沿行方向与列方向分别排列配置多根字线与多根位线而成的存储单元阵列，所述存储单元构成为连接利用电阻的变化来存储信息的可变电阻元件的一端侧与第1选择晶体管的源极，并且连接所述可变电阻元件的另一端与第2选择晶体管的漏极，在所述存储单元阵列内，所述第1选择晶体管的漏极沿所述列方向与共用的所述位线连接，所述第2选择晶体管的源极与源线连接，所述第1及第2选择晶体管的栅极分别沿所述行方向与共用的所述字线连接。
5.根据权利要求4所述的非易失性半导体存储装置，其特征在于，所述可变电阻元件是由电应力引起电阻变化的可变电阻元件。
6.根据权利要求5所述的非易失性半导体存储装置，其特征在于，所述可变电阻元件由含有锰的钙钛矿结构的氧化物形成。
全文摘要
具有沿行方向及列方向分别排列配置多个非易失性存储单元(1)，为从其中选择规定的存储单元或存储单元组，沿行方向与列方向分别排列配置多根字线(WL)与多根位线(BL)而成的存储单元阵列，存储单元(1)构成为，连接利用电阻的变化来存储信息的可变电阻元件(2)的一端侧和选择晶体管(3)的源极，在存储单元阵列中，选择晶体管(3)的漏极沿列方向与共用位线(BL)连接，可变电阻元件(2)的另一端与源线(SL)连接，选择晶体管(2)的栅极沿行方向与共用字线(WL)连接。根据该构成，可以提供一种能减轻读出及写入操作时对非选择存储单元的可变电阻元件的电压应力，可靠性更高的数据保持特性的非易失性半导体存储装置。
文档编号H01L27/10GK1505042SQ200310120108
公开日2004年6月16日 申请日期2003年12月5日 优先权日2002年12月5日
发明者森川佳直 申请人:夏普株式会社